JPS60142429A

JPS60142429A - 仮想計算機システムのｉ／ｏ実行方法および装置

Info

Publication number: JPS60142429A
Application number: JP58250362A
Authority: JP
Inventors: Hidenori Umeno; 梅野　英典; Hiroshi Ikegaya; 池ケ谷　浩; Toshiharu Tanaka; 俊治田中; Takashige Kubo; 久保　隆重
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1983-12-28
Filing date: 1983-12-28
Publication date: 1985-07-27
Also published as: JPH0567973B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔発明の利用分野〕本発明は、仮想計算機システムに関し、特に入出力をハ
ードウェアによｒＪ狗：接実行する仮想計算機システム
のＩ１０実行方法および装置に関するものである。

〔発明の背景）近年、ディジタル社ｉ算機の応用分野が拡大するに伴い
、実主記憶装置の容量の制約を低減したアドレス方式（
仮想記憶方式）が使用さね、さらにコノ方式を用いて１
つの実計算機を多数のオペレーティング・システム（以
下Ｏ８と記す）が同時に使用できる方式（仮想計算機シ
ステム）が用いられている。

第１図は、通常の仮想計算機システムの概念図である。

実計算機システムの中央処理装置（以下ＣＰＵと記す）
１００実主記憶装置２００、実入出力チャネル装置群３
００、実入出力装置群４００が示されている。実主記憶
装置２００１．７は、仮想計算機システム（以下ＶＭＳ
と記す）全体を制御する管理プログラムＶＭＣＰ　（単
にＣＰとも呼ぶ）が存在し、この管理プログラム■ＭＣ
Ｐのシミュレーション機能により仮想計算機ＶＭＩ　（
５００−１）、ＶＭ２　（５００−２）、ＶＭ３　（５
００−３）が実現される（以下、仮想計算機をＶＭ、制
御プログラムをＶＭＣＰとＮｅ　ｔ　）。

実現されるＶＭの台数は、計算機のリソース量により制
限されるものである。第１図に示すように、各ＶＭには
、仮想ＣＰＵ　（５００’−１０，５００−２０’、５
００−３０）、仮想主記憶装置（５００−１１，５００
−２１，５００−３１）、仮想入出力チャネル装置群、
仮想入出力装置群が存在する。これらの仮想リソースは
、ＶＭＣＰのシミュレーション機能により実現される。

ＶＭ上のＯ８は、これらのリソースを実リソースとみな
して使用するので、以下これらを、ＶＭのＣＰＵ。

Ｖ　Ｍの主記憶装置、ＶＭの入出力チャネル装置群、Ｖ
Ｍの入出力装置群と呼ぶ。

第２図は、第１図のＶＭの主記憶装置、つまり仮想主記
憶装置の実主記憶２００における割当て方法を示す図で
ある。

第２図に常駐領域（Ｖ＝Ｒ，常駐領域１．常駐領域２）
、ＶＭＣＰのダイナミックページング領域を示す。この
ベージング領域は、非常駐領域（Ｖ＝Ｖ）として使用さ
れる。

Ｖ−ＲのＶＭは、アドレスＯを起点とするＶ＝ＦＬ領域
、］一番目の常駐ＶＭの主記憶装置５００＝１１用に主
記憶装置アドレスα□を起点とする常駐領域、２番目の
常駐ＶＭの主記憶装置５００−２１のために主記憶装置
アドレスα、を起点とする常駐領域がそれぞれ占有さね
ている。常駐ＶＭの台数が増加すわば、同様に、常駐領
域３．常駐領域牛、・・・が常駐ＶＭ３の主記憶装置な
５００−３１、常駐ＶＭ４の主記憶装ｆ＃ｔ５００−４
１と定義されていく。

一般のＶ＝Ｖ　（非常駐）のＶＭの場合には、ＶＭＣＰ
のダイナミック・ベージング領域を他のＶ−ＶのＶＭと
ともに共有することになる。また、ＶＭＣＰのプレフイ
クス・エリア（ＰＳＡ）が、第２図に示すように、実主
記憶装置２００上の適当な場所に確保さねている（以下
、フレフィクス・エリアをＰＳＡと言上す）。言ｒｍｍ
のＰＳＡには、その計算機のハードウェア状態が格納さ
れており、その格納状態の例を第４図（Ａ）に示す。

第４図（Ａ、）のＰＳＡ２０１には、入出力チャネル装
置への指令語ＣＣＷ　（Ｃｂ、ａｎｎｅｊ　Ｃｏｍｍａ
ｎｄ　Ｗｏｒｄ、）群の先頭アドレスおよびアクセスキ
ー等を含もチャネル・アドレスワード（ＣＡＷ）２０２
、Ｉ１０旧Ｐ　Ｓ　Ｗ　（Ｐｒｏｇｒａｍ　５ｔａｔｕ
ｓ　Ｗｏｒｄ　）　２０：！、、■１０新ＰＳＷ２０４
が含まれている。

第４図（Ｂ）は、第４図（ＡｌのＰＳＷの内容を示す図
である。

ＰＳＷ２０４におけるビットＩはＩ１０マスク、ビット
Ｅは外部割込みマスク、ビットＷはウェイト・ビットで
あり、Ｎ、ＩＡは次に実行すべき命令を表わす。このＰ
ＳＷ２０４は、ＣＰＵに１個だけ存在し、そのＣＰＵの
状態を表わすものである。

さらに、各ＶＭに対してもｐｓｗ（仮想ＰＳＷ）が存在
し、それは各Ｖ　Ｍの状態を表わすものである。また、
各ＶＭのＰＳＡは、第２図に示す各■Ｍの領域の中にそ
れぞれ含まれており、各ＶＭのそねぞねのハードウェア
（一般には仮想ハードウェア）状態を表わす。各ＶＭの
ＰＳＡ　（仮想ＰＳＡ）は、第４図（Ａ）に示したもの
と同じ内容を含む。仮想ＰＳＡ内のＣＡＷは、そのＶＭ
の仮想主記憶装置内のＣＣＷ群の先頭アドレスおよびア
クセスキーを含も。また、仮想ＰＳＡ内のＰＳＷは、そ
のＶＭ固有の情報を金粉ＰＳＷである。

第２図い示すＶＭＣＰのＰＳＡには、ＶＭＣＰで使用す
る計算機システムの状態、つまりＶＭＳ全体での計算機
システムの状態が表示される。

次に、実計算機システムにおけるＩ１０要求および１１
０割込みの実行方法を説明する。

先ず、■１０に対する要求があると、主記憶装Ｗ　２０
０　、ｆ＝にＩ１０チャネル動作（Ｒｅａｄ　／　Ｗｒ
ｉｔｅ等）を規定するＣＣＷ群を記述する。そのＣＣＷ
の中に含まれるデータ・アドレスは、主記憶装置アドレ
スである。次に、ＣＣＷ群の先頭アドレスをＣＡＷに設
定し、５ｔａｒｔ　Ｉ１０命令を発行する。これにより
、目的とする装置にＩ１０起動信号が発行される。この
装置は、■１０アドレスＣＵによりアドレス付けさねて
おり、ここてＣはチャネル装置番号、Ｕは装置アドレス
である。以ＦのＩｌｏの要求手順は、計算機システムを
制御するＯ８の中の核となるＩ１０スーパバイザと呼ば
れるプログラムにより行われる。

１１０割込みの実行は、先ず、Ｉ１０チャネル装置から
ＣＰＵに対して１１０割込み要求が発生することにより
開始される。ＣＰＵ側は、現在の状態がこの割込み要求
に対して割込み可能か否かを判断し、割込み可能な場合
には、割込み動作を起こす。それは、ＣＰＵ側のｐｓｗ
を、ＰＳＡ内のＩ１０旧ｐｓｗに格納し、Ｉ１０新ＰＳ
ＷをＰＳＷにロードすることにより行う。このとき、同
時にこの割込み要求元のＩ１０アドレスＣＵがＰＳＡの
特定部分に格納される。以上の割込み動作は、Ｏ８の介
入なしに、直接ハードウェアにより実現される。

第３図（Ａ）ＣＢ）は、それぞれＩ１０要求とＩ１０＃
Ｉ込みのＶＭＳでのシミュレーション動作を示す図であ
る。

ｖＭにおけるＩ１０要求およびＩ１０′＃ｌＪ込みは、
ＶＭＣＰにより次のようにシミュレーションされる０先ず、儀３図（Ａ）に示すように、ＶＭ６００上のＯ８
は、その主記憶装置上にＣＣＷ群（仮想ＣＣＷ群と呼ぶ
）を作り、その先頭アドレスを仮想ＰＳＡ内の仮＃ＣＡ
Ｗに設定し、Ｉ１０命令を発行する。そのＣＣＷ群は、
ＶＭの主記憶装置のアＹ゛レスで作られる。このアドレ
スは、第２図の常駐領域がＶＭＯ主記憶装置として与え
られる場合には、その先頭アドレスをＯとする常駐領域
内相対アドレスである。なお、第１図に示すＩ１０チャ
ネル装置は、常駐領域に作られたＣＣＷ群ｆ堂社銅悌内
相対アドレスで作られている）の先頭アドレスを含む仮
想ＰＳＡのアドレスのみ与えられていれば、そねらを実
行する機能を有するものとする。この場合の実行とは、
常駐領域ＦのＯ８の川音したＣＣＷを、プログラムによ
り何ら変更することなく、そのままＩ１０チャネルによ
り実行することを意味する。

第３図（Ａ）において、ＶＭ６００上のＯＳが発行した
Ｉ１０命令は、ハードウェア７００によりトラップ（分
岐）され、さらにＶＭＣＰ８００に制御が渡される。Ｖ
　Ｍ　ＣＰ　８００は、ＶＭのＰＳＡ内の仮想ＣＡＷよ
り、仮想ＣＣＷ群の先頭アドレスにねは、主記憶装置で
のアドレス）をめ、これをＶＭＣＰのＰＳＡ内のＣＡＷ
に設定し、ＶＭに代ってＩ１０命令を発行する。こねに
より、Ｉ１０チャネルは、ＶＭＣＰのＰＳＡ内のＣＡＷ
よりＶＭの仮想ＣＣＷにアクセスし、直接実行を行う。

Ｉ１０チャネルは、実主記憶装置２００のアドレスで作
られたｃｃ’ｗ（実ＣＣＷ）の実行も行うことができる
。

次に、第３図（Ｂ）に示すように、ＶＭ６００で１１０
割込みが発生すると、ハードウェア７００によりトラッ
プされ、ＶＭＣＰ８００の該当部に■用御が渡される。

ＶＭＣＰ８００は、この１１０割込みをどのＶ　Ｍに反
映すべきかを判断し、このＶ’ＭのＩ　／　Ｏ割込み可
能性を判断して割込み可能であれは、その仮想ＰＳＡへ
割込み全反映する。

それは、そのＶ　ＭのＰＳＷ（仮想ＰＳＷ）を、その仮
想ＰＳＡのＩ１０旧ｐｓｗに格納し、Ｉ１０新ＰＳＷを
仮想ｆ）　Ｓ　Ｗに設定することにより行われる。これ
らのｐ　Ｓ　Ｗ人換え処理は、すべてＶＭＣＰ８００に
よりそのＶ　ＭのＰＳＡに対して行われる。

このように、従来のＶＭＳでは、■１０命令は必ずＶＭ
ＣＰによりシミュレーションされるため、そのＣＰＵオ
ーバヘッドが大きく、高性能化が望めないという欠点が
あった。

〔発明の目的）本発明の目的は、このような従来の欠点を改善し、ＶＭ
ＳのＩ１０シミュレーション・オーバヘッドを削減して
、高性能化を図ることができる仮想計算機システムのＩ
１０実行方法および装置を提供することにある。

〔発明の概要〕

上記目的を達成するため、本発明の仮想計算機システム
は、１台の実計ｎ機の下で、１個ないし観数個のオペレ
ーティング・システムを走行させる仮想計算機システム
において、現走行中の仮想計算機にＩ１０チャネルが占
有さね、かつ該Ｉ１０チャネルに現走行仮想計算機から
Ｉ１０命令が発行されたとき、Ｉ１０命令実行回路で上
記■１０命令を実行し、上記以外のＩ１０チャネルに■
１０命令が発行されたときは該Ｉ１０命令の処理を仮想
計算機の管理プログラム（ＶＭＣＰ）に委ねることに特
徴がある。

［発明のＪて地側］以下、本発明の実施例を、図面により説明する。

第５図は、本発明の一実紬例を示すＩ１０命令実行回路
の図であり、第９図（］、）　１２）は第５図の動作フ
ローチャートである。

第５図に示すように、ｆ１０命令実行回路はハードウェ
アにより構成される。

従来より設けられているＩ１０命令レジスタ１０００、
、Ｉ１０￥行回路２３００，２４００．ＰＳＷレジスタ
５２００．判定回路５３００、プログラムｖ１１１込回
路５４００の外に、仮想チャネル・マスク・レジスタ１
１００　、　（／ｉ、１ｆ４１ｒ換レジスタ１２００、
ブレフイクス・レジスタ１４０Ｑ、１５００、および選
択回路１９００を新たに設ける。

Ｉ１０命令がデコードされると、従来と同じように、Ｉ
１０コードおよびチャネル番号Ｃ、デバイス・アドレス
Ｕがレジスタ］、　、０００に設定さＪする（第９１図
（１）のステップ］、）。

第７図（ａ）　（ｂ）　（ｃ）　（ｄ）は、それぞれ、
仮想チャネルマスク・レジスタ１１００．仮想変換１／
　シスタ１２０ｏ、実チヤネルマスク・レジスタ６１０
０．実変換レジスタ６２００の構成を示す図である。

第７図の各レジスタの下方の数字ｏ・・・・・ｎ・・・
・・・３１は仮想チャネル番号（ａ）（ｂ）または実チ
ヤネル番号（Ｃ）（ｄ）である。

仮想チャネルマスク・レジスタ１１００は、３２ビツト
より構成され、現走行Ｖ　Ｍのチャネルの状態を表７１
つしている。ピッ）ｎの値ｉｎ　がＯのときは、仮想チ
ャネルｎに対応する実チャネルを現走行Ｖ　Ｍが占有し
ていることを表わす。また、仮想変換レジスタ１２００
は現走行ＶＭの仮想チャネルｎに対応する実チヤネル番
号Ｃを夢わしており、ｌエントリが１バイト、全体で３
２バイトの長さを備えている。仮想チャネルマスク・レ
ジスタ１１００、［想変換レジスタ１２００は、現走行
ＶＭがＶＭＣＰにより起動されたときに初期設定される
。

さて、第５図において、レジスタ１０００に設定された
チャネル番号Ｃ（仮想チャネル番号と呼ぶ）に対応する
仮想チャネルマスク・ビットが、仮想チャネルマスク・
レジスタ１１００より取り出されて、ラッチ１６００に
セットされる（ステップ２）。なお、ラッチ１６００の
値１が°°０”のときは、仮想チャネルＣｖが現走行中
ＶＭに占有さねていることを表わす。また、仮想チャネ
ルマスク・レジスタ１１００は、ＶＭＣＰにより設定さ
れている。

次に、同じようにして、仮想チャネル番号ｃｖに対応す
る実チヤネル番号Ｃｒが、仮想変換レジスタ１２００よ
り取り出さねて、レジスタ１７００′こ設定される（ス
テップ３）。ここで、仮想変換レジスタ１２００は、Ｖ
ＭＣＰにより設定されている。仮想チャネル番号Ｃｖ１
実チャネル番号Ｃｒが選択回路１９００に送られると、
選択回路１９００はＣｖまたはＣｒのいずれかを選択し
てレジスタ２１ＯＯに送７１０ＡＮＤ回路２６００は、
ラッチ（Ｈ）１３００が°′ｌ”で、かつラッチ１６０
０がｕ　ＯＴ＋のとき、ずなわち、高速ＶＭモード（ラ
ッチｔ（）　１３００が°’１”）で、がっ現走行ＶＭ
に占有化されたチャネル（ラッチ１６００カケｏ″）の
ときのみ、線４２ｏｏに°ｌ”を出力して、選択回路１
９００に実チヤネル番号Ｃを選択させる（ステップ４，
５．６）。なお、ステップ５では高速ＶＭモードで、か
つ占有チャネルのときのみ、ＩＩ　Ｉ　ＩＩが出力され
る。また、ステップ６では、共有チャネルのＩｌｏ、Ｖ
ＭＣＰのＩｌｏのときは、ゲー）２６００の出力は′０
″となる。このときは変換をせずに、Ｃ，ｒを用いる。

以、ヒの動作は、高速■Ｍモードのとき、占有チャネル
に対するＩｌｏが、ハードウェアによりそのチャネル番
号が仮想から実に変換されるごとを意味している。

レジスタ２１００には、選択されたチャネル番号Ｃ，レ
ジスタ１０００内のデバイス・アドレスＵが設定される
（ステップ７）。そのＩ１０アドレスは、Ｉ１０正常処
理回路２３００またはＩ１０例外処理回路２４００に入
力される（ステップ８）。

判定回路５３００の出力により、■１０正常回路２３０
０またはＩ１０例外処理２４００．またはプログラム割
込回路５４００のいずれか１つが選択されて、起動され
る（ステップ９）。

第６図は、第５図の判定回路の論理回路図である。

レジスタ（ＰＳＷ）５２００には、ＣＰＵのＰＳＷが設
定されており、またそのＰビットがＰ−ｏのときＣＰＵ
は特権状態にあり、Ｐ−１のときＣＰＵは非特権状謔に
ある。Ｉ１０命令等の特権命令は、ＣＰＵが特権状態、
つまりＰ−００ときのみ実行可能であるように制御され
る。したかって、Ｐ＝１のときは、線５３００−３ニｌ
ｔ”ｌ”が出力され、プログラム割込回路５４００が起
動される（ステップ１１）。なお、ｐ−１はＰｒｏｂ／
ａｍ　Ｍｏｄｅを意味し、このときＩ１０命令は特権命
令例外とする。

次に、Ｐ−００とき、ラッチ１３００の値Ｉ（が”０゛
′、つまり高速ＶＭモードでないときは、Ｉ１０正常処
理２３００を起動するために、信号線２３００−１に信
号“Ｉ　ＩＩが出る（ステップ１２）。

ラッチ１３００の値Ｈ−Ｑは、実計算機モードまたけ一
般ＶＭの場合で、このときは、線５１００に”０”が出
力されて、プレフイクス・レジ長身１５００が選択され
る。

次に、高速Ｖ　Ｍモードのときは、ＰＳＡ変更要求フラ
グ２２００の値Ｃにより、Ｃ０−０のときにはＩ１０正
常処理２３００を起動するために、信号線５３００−１
に信号ＩＩ　Ｉ　１１を出す（ステップ１３）。このと
き°は、線５１００に”］−パが出力さね、ブレフイク
ス・レジスタ１４００　（例えば、カレントＶＭのプレ
フイクス・レジスタ）が選択され、実効ブレフイクス・
レジスタ１８００に設定される。

次じ、Ｃｏ＝１のときは、ＰＳＡ変更があるので、Ｉ１
０例外処理２４００を起動するために、信号＆−ｉｆ　
５３００−２に信号”１′″を出す（ステップ１４）。

このときは、＠５１００に０′″が出力され、ブレフイ
クス・レジスタ１５００　（例えばＶＭＣＰのプレフイ
クス・レジスタ）が選択される。

さて、Ｉ１０正常処理２３００およびＩ１０例夕１処理
２４００には、線４３００から実効プレフイクス・レジ
スタ１８００の内容が送られてきており、その内容をＰ
ＳＡのアドレスとして該当処理が行われる。実効プレフ
イクス・レジスタ１８００の内容は、ＡＮＤゲー）２０
００の出力５工００の値により選択される。すなわち、
高、７ＶＭモード１３００の値Ｈが”１’”で、かつＰ
ＳＡ変更要求フラグ２２００の値Ｃ６がＩＩ　ＯＩＩの
ときのみ、線５１００に１“′が出力され、そのとき、
現走行ＶＭのプレフイクス１４００の内容が選択され、
実効ブレフィクス・レジスタ１８００に設定される。こ
のときは、前に説明したとおり、判定回路５３００から
は、ｃｐｕがギト権状態のとき、線５３００−１を介し
て■１０正常回路２３００に起動信号が出される。Ｉ１
０正常回路２３００は、線イδＯｏを経由してＩ１０チ
ャネル２５００に起動信号とともに、線４３００より送
られてきた実効ブレフイクス・レジスタ１８００の内容
を送る。これに」：す、Ｉ１０チャネル２５００は、指
定されたＰＳＡのアドレス全レジスタ２５０１に記憶す
る。上記の場合は、現走行ＶＭのＰＳＡを示すことにな
るので、現走行Ｖ　Ｍ　１７）Ｐ　Ｓ　Ａ内のＣＡＷよ
り仮想ＣＣＷを取り出して、順次実行していく。このと
き、ＣＡＷの内容および仮想ＣＣＷのデータ・アドレス
は、第２図の常駐領域内相対アドレスで表わされている
が、その領域先頭アドレスαは、この１．７０チヤネル
２５００の現走行■Ｍによる占有を指定したとき、また
は、このＩ１０命令発行時に指定さね２．この■１０チ
ャネル２５００により記憶さねているものとする。なお
、先頭フドレスαの転送およびＩ１０チャネルによるα
の記憶は、従来と同じ技術により行われるので、Ｉ１０
チャネル２５００の中にレジスタ２５０２として示すが
、結線は省略する。

実計算機モードの場合には、高速Ｖ　Ｍモード・フラグ
１３００のイ直Ｈが０″であり、このときは、プレフイ
クス・レジスタ１５００の内容が選択さね、Ｉ１０正常
回路２３００に起動がかかり、従来の実用算機モードに
おける処理が保証さ１＋る。

以１−．目、Ｉ１０命令の処理であるが、＼ｌ　＝　ｒ
ｔのＶ　Ｍおよび′尉助ｇＶＭ）のＯ８からの■１０命
令を直接実行することができる。また、Ｖ−Ｖの非常駐
ｖ　Ｎｉ上のＯＳからのＩｌｏは、高ジ【＼１Ｍモード
オフ、′１なわち、ラッチ］、　３００の値Ｉ−１を”
０“′とし、かつＪト特権モード（即ちＰＳＷ５２００
のＩ〕ビットの値が］−）で走行させるので、ＶＭＣＰ
へ１．１！Ｊ１出し、従来と同じ＜、ＶＭＣＰによりシ
ミュし２−ジョンされる。

次に、第５図、第９図α）において、仮想チャネル・マ
スクレジスタ１６００が＋　１１１、すなわち現走行Ｖ
Ｍの占有チャネルでないチャネルに対するＩｌｏの場合
は、判定回路５３００からの起動信７；　、５３００−
２により、Ｉ１０例外処理２４００が１節）される（ス
テップ２１）。このとき、■１０例々１処理２４００に
は、レジスタ２１００よりＩ１０アドレスＣｖ　Ｕ　ｓ
　線４３００よりＶＮうＣＰのブレフイクス・レジスタ
：＋−８００の内容が入力される（ステップ２２）。以
上二の値をバー）゛ウニ了・ワークレジスタに設定して
、Ｉ１０例外処理２４−００のマイクロプログラム処理
にブレークイン舅Ｚ＋　（ステップ２３）。Ｉ１０例外
処理２４００内のマイクロプログラムは、セットされた
入力、、、つ、−ヶを利用して、ＶＭＣＰに割込むこと
もできるとともに、Ｖ　Ｍ　ＣＰのめ当な場所に制御を
浪ずこともＴ＠る（ステップ２４）。Ｖ＋＼４　ＣＰ　
ｔｙ）ｉ（、’ａ当′／ｒｉｉ、％所に一制御を渡すに
は、■ＭＣＩ）によ１・）マイクロプログラムとのイ〉
・タフ１−ス情報を七ツトしておく必要がある。

以上が、■１０命令処理の動作である。

第６図は、本発明の実施例を示すＩ１０割込み実行回路
の図であり、第１０図は第６図の動作フローチャートで
ある。

第６図に示すように、本発明のｆ　／　０　＃ＩＩ込み
実行回路は、従来より設けられているＩ１０割込回路ｅ
３９００．Ｉ１０割込レジスタ６０００の仲に、新しく
、実チャネル・マスク・レジスタ６］ＯＯ１実変換レジ
スタ６２００．ＶＭのプレフイクス・レジスタ１４００
．実効プレフィクス・レジスタ１δＯＯ５選択回路６７
００、ラッチ１３００等を設けている。

Ｉ１０チャネル２５００より、割込要求信号が線９ｏｏ
ｏを経由してＩ１０割込回路６９００に送られる（第１
０図α）のステップ３１）。これは、従来の動作と同じ
である。次に、Ｉ１０割込要求を発行しているＩ１０ア
ドレスＣＯを、線８゜００を経由してレジスタａｏｏｏ
にセットする（ステップ３２）。ここで、Ｃｒは実チヤ
ネル番号、Ｕは実デバイス番号である。こｔｌも、従来
の動作と同じである。

本発明により新しくＲけられた実チヤネルマスク・レジ
スタ６１００と、実変換レジスタ６２００を、第７図（
ｃ）　（ｄ）により説明する。

これらのレジスタ６１００．６２００は、現定行ＶＭを
起動したときに、ＶＭＣＰにより設定さねているもので
ある。実チャネル・マスク・レジスタ６１００は３２ビ
ツトよりなり、名ビットの下の数字は実チヤネル番号を
示している。ビットｎの値搗がＯのとき、実チャネルｎ
が現走行Ｖへ・１に占有されていることを表わす。また
、実変換レジスタ６２００は、］エントリが１バイトで
３２バイトよりなり、ｎバイト目の値Ｃは、実チャネル
ｎが現走行ＶＭの仮想チャネルＣに対応することを示し
ている。

さて、実チャネル・マスク・レジスタ６１００より実チ
ヤネル番号Ｃｒに対応したマスク１を取り出し、ラッチ
６３００にセットする（ステップ３３）。

ここで、マスク１−０のときは、実チャネルＣｒが現走
行中Ｖ　Ｍに占有さねていることを表わしている。次に
、前と同じようにして、実変換レジスタ６２００より、
実チヤネル番号Ｃｒに対応した仮想チャネル査＠Ｃｖを
取り出し、レジスタ６４００にセットする（ステップ３
４）。なお、前述のように、レジスタ６’ｌＯ０，６２
００の内容は、ＶＭＣＰによってセットされている。

実チヤネル番号Ｃｒ、仮想チャネル番号Ｃｖが選択回路
６７００に送られ、線８３００からの入力の値が°゛１
”のとき、Ｃｖを選択し、”Ｏ″′のときＣを選択する
（ステップ３５）。ＡＮＤゲート７７００の出力８３０
０は、高速ＶＭモード（ラッチ１３００の値Ｈ−１）で
、かつ現走行ＶＭの占有チャネルの場合（ラッチ６３０
０の１゛直１−０の場合）だけ°′］′″となる。選択
回路６７００により選択されたチャネル番号Ｃ５および
レジスタ６０００の装置アドレスＵが、レジスタ６８０
０に設定される（ステップ３６）。以上の動作は、高速
ＶＭモードで、かっ古筆チャネルのとき、ハードウェア
により自動的に実から仮想へのチャネル番号の変換が行
われることを意味している。

レジスタ６８００の値は、■１０割込回路６９００に入
力される。■１０割込回路６９００には、線６９００７
１より適切なプレフイクス・レジスタの値がＰ　Ｓ　Ａ
アドレスとして入力されている（ステップ３７）。

以下、第１０図（４）によりＩ１０割込回路６９００に
対し、線６９００−１を介して入力される実効プレフイ
クス・レジスタ１８００の値について説明する。

ＰＳＡ変更要求フラグ６５００の値Ｃ０がＯ″′（１）
　Ｓ　Ａ変更要なしの意味）で、かつ高速Ｖ　Ｍモード
・フラグ１３００が′ｌ″゛（現走行ＶＭが高速ＶＭモ
ードである意味）のときのみ、ＡＮＤゲー）６６００の
出力が”１°′となり　（ステップ７３）、現走行ＶＭ
のプｌ／フィクス・レジスタ１４００がイヘ択され（ス
テップ７４）、その内容が実効ブレフイクス・レジスタ
ｌ　８００に格納される（ステップ７５）。

上記以外の場合には、Ａ　Ｎ　Ｄゲー）６６００の出力
は′０′”となり（ステップ７］、、７２）　、ＣＰの
プレフイクス・レジスタ１５００が選択され、その内容
が実効プレフイクス・レジスタ１８００に格納される。

選択された実効プレフイクスのアドレスは、Ｉ１０割込
回路６９００に送られる（ステップ７６）。なお、ＶＭ
のプレフイクス・レジスタ１４００の値は、■Ｍ起動時
、ＶＭＣＰによりセットされる。また、ＣＰのブレフィ
クス・レジスタ１５００の値は、ＶＭＣＰの初期設定の
ときに設定さね、通常、変更はなされない。

さて、第１０図（１）に戻り、Ｉ１０割込回路６９００
は、レジスタ６δＯＯより入力される■１０アト°レス
ＣＵ、線６９００−１より入力される実効プレフイクス
・アドレスを用いて、割込み処理を行うが、その処理は
従来と全く同じである（ステップ３８）。Ｍ８９００−
１からの入力が１′″の場合は、現走行ＶＭのブレフイ
クスヘ割込みを反映することとなるが、現走行ＶＭが割
込不可能の場合は、Ｉ１０割込回路６９００の割込処理
用マイクロプログラムにブレークインが発生せず、Ｉ１
０チャネル２５００からの割込要求信号は、線９０００
上で出されたまま継でとなり、ＣＰＵ側は何ら割込み動
作を発生せず、処理を続行する。

現走行ＶＭの割込み可能性は、従来のとおり、現ＰＳＷ
のＩ１０マスクおよび制御レジスタＣＲ２の該当チャネ
ル・マスクにより判断される。

門速ＶＭモード（ラッチ１３００の値Ｈ−１）のとき、
現Ｐ　Ｓ　Ｗには、現走行Ｖ　ＭのＰＳＷが設定さね、
かつ現走行ＶＭの専有チャネル・マスクが実制御レジス
タＣＲ２の該当部分に設定されている。共有チャネルに
該当する実制御レジスタＣＦＬ２の該当マスクは、常に
°゛１′′（割込可能）であり、他のＶＭの専有チャネ
ルについての実制御レジスタＣＲ２の該当マスクはすべ
て６０″または、専有光Ｖ　Ｍ　Ｏ）　ＣＲ２の値と該
ＶＭのＰＳＷのＩ１０マスクとの論理積を設定すること
ができる。現ＰＳＷの値、および実制御レジスタＣＲ２
の値は、ＶＭ起動時、ＶＭ、ＣＰにより設定される。

このようにして、ｒ１０割込回路６９０Ｃ）は、Ｉ１０
マスクを判断し、割込み可能のとき割込処９ｉ　ｊＴ４
　マイクロプログラムにブレークインする（ステップ３
９）。そして、Ｉ、１０割込回路６９００内のマイクロ
プログラムは、従来どおり与えられたプレフイクスヘシ
ｐ１込みを反映−する　（ステップ４０）。

線８９００−１からの入力が°゛Ｏ°′のときは、ＭＭ
ＣＰのルフィクスへ割込みを反映し、線８９００−１か
らの入力が”］、″のときは、ＶＭのブレフイクスへの
割込み反映を行うことばなる（ステップ４］、）。

ＭＭＣＰへ割込みを反映した場合は、現ＰＳＷ５２ｏＯ
へ％ＰＳＷをロー）−後、Ｉｉ　９２００　、Ｊ：　ｔ
）ラッチ６５ｏＯのＣ□、ラッチ１３００のＨを”ＯＩ
＋にリセットして、処理を完了する（ステップ４２）。

さて、ＶＭへ割込みを反映する場合は、現ＰＳＷ５２０
０に現走行ＶＭのＩ１０新ＰＳＷがロードされるが、そ
の後、ｍ９’２００よりラッチ６５００を°゛Ｏ′″に
リセットする（ステップ４３）。高速ＶＭモード・ラッ
チ１３００は、１”のままである。現Ｐ　Ｓ　Ｗ　５２
００　ｋｍ新ｐｓｗがセットさねた後、高速Ｖ　ｔＪモ
ードがｌ゛′のときは、さらにＶＭＣＰ−ａｈｌｌ　７
６００の割込みが起動される可能性がある（ステップ４
４．４−５）。

現走行■ＭのＰＳＡへ割込み反映後、高速ＶＭモード・
ラッチ１３００が”１″のときは、さらに次の処理が行
われる。

ＰＳＷ５２００のビットＷ　−、１（Ｗａｉｔ　）のと
きＣは、ＯＲ回路７４００の出力が”１１１となり、線
９７００に”°ｌ″が出力される（ステップ５２）。

この場合、Ｐ３′Ｗ５２．ＯＯの中には、ＶＭの■１０
新ＰＳＷがセットされている（ステップ５１）。

ラッチ７０００には、現走行ＶＭのＩ１０保留ビットが
セットされており、ラッチ７１００には、現走行ＶＭの
外部割込み保留ビットがセットされている（ステップ５
３．５４）。これら２つのラツ＋７０００．７１００は
、ｖＭ起動時、ＶＭＣＰにより設定される。ランチ７０
００が”ｌ”ということは、現走行ＶＭのＩ１０割込み
保留で、現走行Ｖ　Ｍのチャネルマスク・レジスタＣＲ
２に関して割込み可爺なものが存在することを意味して
いる。また、ランチ７１００が１″ということは、現走
行ＶＭの９Ｉ部割込み保留で、現走行ＶＭの外部割込み
サブマスクＣＦｔＯの該当ビットに関して、割込み可能
なものが存在することを意味する。

次に、Ｐ　Ｓ　Ｗ　５２００の外部割込みマスク（Ｅ）
と、ラッチ７１００の値がともに°１′′のとき、ＡＮ
Ｄゲート７３００の出力が］”となり、したがってＯＲ
回路７４００の出力が“°１″となる（ステップ５５）
。

ＯＲ回路７４００の出力が°゛１″でかつ、高速■Ｍモ
ード・ラッチ１３００が”１１１のとき、ＡＮＤゲー）
７５００の出力はＩ　：＋−Ｉ＋となり、ＶＭＣＰ　−
ｃｈｌｌ　割込回路７６００が起動される（ステップ５
６．５７）　。ＶＭＣＰ−ｃａｉｔ　？ＪＪ込回路は、
プレフイクス・アドレスとしで、ＶＭＣＰのプレフイク
ス・レジスタ１５００の内容を選択し、使用する（ステ
ップ５６）。ずなわち、ＶＭＣＰのＰＳＡへ割込みを反
映し、その後、線９２００−１゜９２００−２を経由し
てラッチ６５００　Ｃ□　、ラッチ１３００１（を”Ｏ
′”にリセットする（ステ゛ノブ５９．６０）。

この後、制御はＶＭＣＰに渡り、ＶＭＣ’Ｐにより１制
込み保留解除処理が行われる（ステップ６１）。

以上の処理によって、ＶＭ上のＯ８のＩ１０割込み処理
は、ＶＭＣＰの介入によらずに、ノ１−ドウエアレこよ
り直接実行きねることになる。

なお、第５図、第６図の実施例においては、仮想チャネ
ル番号と実チヤネル番号との間の相互変換機能を含も形
で示したが、Ｖ　Ｍ、Ｓの運用において、両者が等しい
という使用制限を置けば、その変換機能は不要となる。

したがって、仮想変換レジスタ１２００　％　実変換レ
ジスタ６２００は不要となり、回路は簡単化される。

〔発明の効果）以上説明したように、本発明によれば、Ｉ１０命令命令
間路とＩ１０割込実行回路をノ・−ドウエアで構成し、
ＶＭＣＰの制御によらずノ・−ト°ウェアの制御で直接
実行するので、１１０シミユレーシヨン・オーバヘッド
を削減して、■ＭＳＩｙ）高性能化を図ることができる
。

【図面の簡単な説明】

第１図は一般の仮想計算機システムの概略（シ１、第２
図はｖ、１図の主記憶装置のＶＭの割当て方法を示す図
、争３図はＶＭＳにおけるＩ１０シミュレーションを示
す図、第４図はプレフイクス（ＰＳＡ）の構成図、第５
図は本発明の実施例を示すＩ１０命令命令間路の構成図
、第６図は本発明の実施例を示ずｌ１０１１１込み実行
回路の構成図、第７図は第５図、第６図に用いるレジス
タの構成図、第８図は塩５図の判定回路の論理接続図、
第９図は笥５図の討１作フローチャート、第１０図は第
６図の動作フローチャートである。１００　：　ＣＰＵ、２００　：実主記憶装置、３００
：チャネル装置、４ｏｏ二人出力装置、５００−１．５
００−２，５００−３：仮想計算機（ＶＭ’）、１００
０　：　Ｉ１０命令Ｌ／　シスタ、１１００：仮想チャ
ネル・マスク・レジスタ、１２００：仮想変換レジスタ
、１３００：高、ＪＶＭモード・レジスタ、１４００：
現走行■Ｍブレフイクス・レジスタ、１５００　：　Ｖ
ＭＣＰのプレフイクス・レジスタ、６１００　：実チャ
ネル・マスク・レジスタ、６２００：実変換レジスタ、
５３００　：判定回路、６９００：Ｉ１０割込回路、２
３００　：１１０実行正常処理回路、２４００　：　Ｉ
１０実行例外処理回路、５０６−１０，５００−２０．
５ｏｏ−３ｏ：仮想ＣＰＵ、即ちＶＭのＣＰＵ、、５０
０−１．１，５００−２１．５００−３１　：ＶＭの主
記憶装置（一般には仮想主記憶装置）。特許出願人　株式会社　日立１１ｉ９作所代　埋　人　
弁理士　磯　村　雅　棲＼・ゝ、ｌ−− 第７図１１００２０００　１　、、、、、、、　ｎ　、、、、、、、　３１２
０００１２・・・ｎ申・・申・・・３１第　８　図１）ＳＷ５２００第　９図　（１）第　９図（２）第　１０１／ＩＩ込みの動作図（１）第　］　Ｏ図　シ）小　］０　図（３）第　１０　図（４）

Claims

【特許請求の範囲】 σ）１台の実計算機の下で、１個ないし複数個のオペレ
ーティング・システムを走行させる仮想計算機システム
において、現走行中の仮想計算機にＩ１０チャネルが占
有さね、かつ該Ｉ１０チャネルに、現走行仮想計算機か
ら１７′０命令が発行されたとき、Ｉ１０命令実行回路
で上記Ｉ１０命令を実行し、上記以外のＩ１０チャネル
にＩ１０命令が発行されたときは該Ｉ１０命令の処理を
仮想計算機の管理プログラム（ＶＭＣＰ）に委ネること
を特徴とする仮想計算機システムのＩ１０実行方法。１２）１台の実計算機の下で、１個ないし複数個のオペ
レーティング・システムを走行させる仮想計算機システ
ムにおいて、現走行中の仮想計算機にＩ１０チャネルが
占有され、かつ該Ｉ１０チャネルに１１０割込みが発生
したとき、■二記仮想計算機はＬ記Ｉ１０割込みが可能
であるとき、該仮想計算機の割込情報格納領域に上記Ｉ
１０制込みを反映し、ト記占有Ｉ１０チャネル以外に発
生した１１０割込みはＶＭＣＰのプレフィクスにＩＩＪ
　込ｔｒことを特徴とする仮想計算機システムのＩ１０
実行方法。（３）仮想計穿機が現在走行していることを職別する手
段と、現走行中の仮想計算機［Ｉ１０チャネルが占有さ
ねているか否かを示す手段と、現走行中の仮想計算機の
プレフィクスのアドレスを記憶する手段と、ＶＭＣＰの
ブレフィクスのアドレスを記憶する手段と、上記両配憶
手段のいずれか一方を選択する手段と、上記仮想計算機
の走行中に発行されたＩ１０命令が占有Ｉ１０チャネル
に対して発行されたか否か判断する手段とを有すること
を特徴とする仮想計算機システムのＩ１０実行装置。（Ｉ４）前記判断手段は、現走行中の仮想計算機がｒ１
０′Ｍ込み要求が出されたＩ１０チャネルを占有してい
るか否かを判断するとともに、上記Ｉ１０チャネルを占
有しているときには、該仮想計算機がＦ記Ｉ１０割込み
を行うことができるか否かを判断することを特徴とする
特許請求の範囲第５項記載の仮想計算機システムのＩ１
０実行装置。（５）前記Ｉ１０命令または■１０１ｉｉ５１１込み要
求を判断する手段は、仮想計算機の示すＩ１０アドレス
の中のＩ１０チャネル・アドレス、または該アドレスに
対応する実計算機におけるＩ１０チャネルアドレスを記
憶し、かつ上記両アドレスを相互に変換することを特徴
とする特許請求の範囲第３項または第４′ｙｉ記載の仮
想計算機システムのＩ１０実行装置。（６）前記１１０割込みが可能か否かを判断する場合、
現走行中の仮想計算機の１１０割込み保留の存在と、外
部割込み保留の存在を示す手段を備え、現走行中の仮想
計算／−魂のプレフイクスに」＝記■１０割込みを反映
した後、現走行中の仮想計算機にＩ　／　Ｏ割込み保留
が存在し、かつ該計算機が１１０割込み可能になったと
き、または外８割込み保留が存在し、かつ外部割込み可
能となったとき、または該計算機がウェイト状態となっ
たとき、ＶＭｃ　ｐ　ｙ−、ｖａ込みを発生ずることを
特徴とする特許請求の範ＦｆＪ４第３項、坑４−項また
は第５項記載の仮想計算様システムのＩ１０実行装置。