JPS6014327A - デジタル信号乗算回路 - Google Patents
デジタル信号乗算回路Info
- Publication number
- JPS6014327A JPS6014327A JP12022683A JP12022683A JPS6014327A JP S6014327 A JPS6014327 A JP S6014327A JP 12022683 A JP12022683 A JP 12022683A JP 12022683 A JP12022683 A JP 12022683A JP S6014327 A JPS6014327 A JP S6014327A
- Authority
- JP
- Japan
- Prior art keywords
- multiplier
- signal
- maximum value
- digital signal
- control signal
- Prior art date
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- Pending
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Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/52—Multiplying; Dividing
- G06F7/523—Multiplying only
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/499—Denomination or exception handling, e.g. rounding or overflow
- G06F7/49942—Significance control
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- Physics & Mathematics (AREA)
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- General Engineering & Computer Science (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、デジタル・テレビジョン映像信号の利得制御
を行なうためのデジタル信号乗算回路に関する。
を行なうためのデジタル信号乗算回路に関する。
従来、デジタル化された映像信号の利得制御のために乗
算器が使用されているが、従来の乗算器は、乗算結果の
ビット数が多くなるため、乗算器の後段に続く回路の回
路数（ビット数等）が多くなるという欠点がある。また
、一般にこの種利得制御回路は、１つの装置の中で多段
に接続されることが多いため、後段になるほどビット数
の多い乗算器が必要となる。ビット数の増加を防ぐため
には、各乗算器ごとに丸め回路等が必要であり、回路が
複雑にならざるを得ない。
算器が使用されているが、従来の乗算器は、乗算結果の
ビット数が多くなるため、乗算器の後段に続く回路の回
路数（ビット数等）が多くなるという欠点がある。また
、一般にこの種利得制御回路は、１つの装置の中で多段
に接続されることが多いため、後段になるほどビット数
の多い乗算器が必要となる。ビット数の増加を防ぐため
には、各乗算器ごとに丸め回路等が必要であり、回路が
複雑にならざるを得ない。
本発明の目的は、」二連の従来の欠点を解決し、簡単な
回路で実用的に充分な乗算精度を有するデジタル信号乗
算回路を提供することにある。
回路で実用的に充分な乗算精度を有するデジタル信号乗
算回路を提供することにある。
本発明の乗算回路は、デジタル信号と該デジタル信号の
利得を制御するための制御信号とを入力して上記２つの
入力信号を乗算する乗算器と、前記制御信号の最大値を
検出する検知回路と、該検知回路の出力信号によって前
記乗算器の出力信号の最下位ビットに最小単位ＩＩ Ｉ
ＩＩを加算する加算器とを備えて、前記制御信号が最
大値のときには、前記乗算器の出力信号に最小単位“°
ｌ°°を加算して出力することを特徴とする。
利得を制御するための制御信号とを入力して上記２つの
入力信号を乗算する乗算器と、前記制御信号の最大値を
検出する検知回路と、該検知回路の出力信号によって前
記乗算器の出力信号の最下位ビットに最小単位ＩＩ Ｉ
ＩＩを加算する加算器とを備えて、前記制御信号が最
大値のときには、前記乗算器の出力信号に最小単位“°
ｌ°°を加算して出力することを特徴とする。
次に、本発明について、図面を参照して詳細に説明する
。
。
図は、本発明の一実施例を示すブロック図である。すな
わち、入力端子１からデジタル化されたテレビジョン映
像信号が入力し、入力端子２から」二股映像信号の利得
制御のための制御信号が入力する。乗算器３は、上記２
つの入力信号を乗算する乗算器であるが、出力信号のビ
ット数は、入力信号のビット数と同じである。検知回路
４は、前記入力端子２から入力した制御信号の最大値を
検出するとハイレベルを出力して切替器を切替え制御す
る。切替器７は、データ発生器９とデータ発生器８の出
力する最小単位の信号” １ ”および０゛を入力し、
前記検知回路４からハイレベルが供給されたときは、“
１”を選択出力し、検知回路４の出力がローレベルのと
きは“０″を選択出力する。加算器５は、乗算器３の出
力する乗算結果６の最下位ビットに切替器７の出力信号
” ｏ ”またはｔ ”を加算して、出力端子１０に出
力する。
わち、入力端子１からデジタル化されたテレビジョン映
像信号が入力し、入力端子２から」二股映像信号の利得
制御のための制御信号が入力する。乗算器３は、上記２
つの入力信号を乗算する乗算器であるが、出力信号のビ
ット数は、入力信号のビット数と同じである。検知回路
４は、前記入力端子２から入力した制御信号の最大値を
検出するとハイレベルを出力して切替器を切替え制御す
る。切替器７は、データ発生器９とデータ発生器８の出
力する最小単位の信号” １ ”および０゛を入力し、
前記検知回路４からハイレベルが供給されたときは、“
１”を選択出力し、検知回路４の出力がローレベルのと
きは“０″を選択出力する。加算器５は、乗算器３の出
力する乗算結果６の最下位ビットに切替器７の出力信号
” ｏ ”またはｔ ”を加算して、出力端子１０に出
力する。
一例として、デジタル映像入力信号および制御信号が共
に８ビットであり、その値が、１６進表示でそれぞれ、
ＦＦ 、ＦＦである場合を考えると乗算結果は、ＦＦＸ
ＦＦ＝ＦＥＯ１（１６進表示）となる。すなわち、１６
ビツトが必要である。乗算結果を、８ビツトとすると、
丸め等を行なわない時は、ＦＥとなって０１のエラーを
含むことになる。これをそのまま使用すると、乗算回路
が多段に接続されている場合は、上記エラーが累積され
ていくことになる。乗算ごとに丸めや切り」−げを行な
えばよいが、回路数が多く複雑となる。本実施例におい
ては、このとき、検知器４が制御信号が最大値（ＦＦ）
であることを検出して、切替器７にハイレベルを供給し
、切替器７は“ｌ“を選択出力するから、加算器５は乗
算器３の乗算結果６（今、ＦＥである）に“１ ”を加
算出力する。すなわち、ＦＦを出力する。従って、この
ような回路が多段接続された場合であっても、制御入力
が最大値１である乗算回路についてのエラー加算はない
。制御信号が最大値１でなく、０〜１未満の乗算回路で
は、エラーを生じるが、このエラーは、最小単位“１°
°以下である。
に８ビットであり、その値が、１６進表示でそれぞれ、
ＦＦ 、ＦＦである場合を考えると乗算結果は、ＦＦＸ
ＦＦ＝ＦＥＯ１（１６進表示）となる。すなわち、１６
ビツトが必要である。乗算結果を、８ビツトとすると、
丸め等を行なわない時は、ＦＥとなって０１のエラーを
含むことになる。これをそのまま使用すると、乗算回路
が多段に接続されている場合は、上記エラーが累積され
ていくことになる。乗算ごとに丸めや切り」−げを行な
えばよいが、回路数が多く複雑となる。本実施例におい
ては、このとき、検知器４が制御信号が最大値（ＦＦ）
であることを検出して、切替器７にハイレベルを供給し
、切替器７は“ｌ“を選択出力するから、加算器５は乗
算器３の乗算結果６（今、ＦＥである）に“１ ”を加
算出力する。すなわち、ＦＦを出力する。従って、この
ような回路が多段接続された場合であっても、制御入力
が最大値１である乗算回路についてのエラー加算はない
。制御信号が最大値１でなく、０〜１未満の乗算回路で
は、エラーを生じるが、このエラーは、最小単位“１°
°以下である。
一般に乗算回路を２つのテレビジョン映像信号の混合器
として使用する場合は、２つの乗算回路を並列に接続し
、それぞれに供給する制御信号を０〜１の間で相互に補
数となるようにしている。そして、制御信号をＯ〜１に
変化させて、この間に２つの映像信号を切り替えるので
あるから、切り替え途中のものは１つだけであり、多段
に接続された乗算回路が同時に利得制御されることはな
い。従って、」二股エラーが累積されることはない。ま
た、画像切り替え途中の前記エラーは、視覚では感知さ
れ難く、問題とならない。問題は、多段に接続された乗
算回路のうち、制御信号の最大値１で制御されている多
数の乗算回路のエラーが累積することを防止することで
ある。本実施例では、各乗算回路は、制御入力が最大値
１のとき、乗算エラーとなる値が加算されてエラーが除
去されているから、複数の乗算回路を多段接続した場合
においても、正しい結果が得られるという効果がある。
として使用する場合は、２つの乗算回路を並列に接続し
、それぞれに供給する制御信号を０〜１の間で相互に補
数となるようにしている。そして、制御信号をＯ〜１に
変化させて、この間に２つの映像信号を切り替えるので
あるから、切り替え途中のものは１つだけであり、多段
に接続された乗算回路が同時に利得制御されることはな
い。従って、」二股エラーが累積されることはない。ま
た、画像切り替え途中の前記エラーは、視覚では感知さ
れ難く、問題とならない。問題は、多段に接続された乗
算回路のうち、制御信号の最大値１で制御されている多
数の乗算回路のエラーが累積することを防止することで
ある。本実施例では、各乗算回路は、制御入力が最大値
１のとき、乗算エラーとなる値が加算されてエラーが除
去されているから、複数の乗算回路を多段接続した場合
においても、正しい結果が得られるという効果がある。
以上のように、本発明においては、制御入力の最大値を
検知すると乗算器の出力に最小単位゛１°′を加算して
出力するように構成したから、簡単な回路構成で乗算エ
ラーのない利得制御が可能となるという効果がある。
検知すると乗算器の出力に最小単位゛１°′を加算して
出力するように構成したから、簡単な回路構成で乗算エ
ラーのない利得制御が可能となるという効果がある。
図は本発明の一実施例を示すブロック図である。
図において、１，２：入力端子、３：乗算器、４：検知
回路、５：加算器、６：乗算器３の乗算結果、７：切替
器、８，９：データ発生器、１０：出力端子。 出願人 日本電気株式会社 代理人 弁理士 住田俊宗
回路、５：加算器、６：乗算器３の乗算結果、７：切替
器、８，９：データ発生器、１０：出力端子。 出願人 日本電気株式会社 代理人 弁理士 住田俊宗
Claims (1)
- デジタル信号と該デジタル信号の利得を制御するための
制御信号とを入力して上記２つの入力信号を乗算する乗
算器と、前記制御信号の最大値を検出する検知回路と、
該検知回路の出力信号によって前記乗算器の出力信号の
最下位ビットに最小単位゛１“を加算する加算器とを備
えて、前記制御信号が最大値のときには、前記乗算器の
出力信号に最小単位“１゛を加算して出力することを特
徴とするデジタル信号乗算回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12022683A JPS6014327A (ja) | 1983-07-04 | 1983-07-04 | デジタル信号乗算回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12022683A JPS6014327A (ja) | 1983-07-04 | 1983-07-04 | デジタル信号乗算回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6014327A true JPS6014327A (ja) | 1985-01-24 |
Family
ID=14780990
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12022683A Pending JPS6014327A (ja) | 1983-07-04 | 1983-07-04 | デジタル信号乗算回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6014327A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003097678A (ja) * | 2001-09-21 | 2003-04-03 | Fuji Heavy Ind Ltd | 自動変速機の潤滑構造 |
-
1983
- 1983-07-04 JP JP12022683A patent/JPS6014327A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003097678A (ja) * | 2001-09-21 | 2003-04-03 | Fuji Heavy Ind Ltd | 自動変速機の潤滑構造 |
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