JPS6014440B2 - 不揮発性半導体メモリ− - Google Patents
不揮発性半導体メモリ−Info
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- JPS6014440B2 JPS6014440B2 JP55143949A JP14394980A JPS6014440B2 JP S6014440 B2 JPS6014440 B2 JP S6014440B2 JP 55143949 A JP55143949 A JP 55143949A JP 14394980 A JP14394980 A JP 14394980A JP S6014440 B2 JPS6014440 B2 JP S6014440B2
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- circuit
- memory
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- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
- G11C29/18—Address generation devices; Devices for accessing memories, e.g. details of addressing circuits
- G11C29/30—Accessing single arrays
- G11C29/34—Accessing multiple bits simultaneously
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/10—Programming or data input circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/10—Programming or data input circuits
- G11C16/12—Programming voltage switching circuits
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- G—PHYSICS
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- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/32—Timing circuits
Landscapes
- Techniques For Improving Reliability Of Storages (AREA)
- Read Only Memory (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Description
【発明の詳細な説明】
本発明はゲート絶縁膜中に電荷捕獲手段をもったＩＧ一
ＦＥＴ（絶縁ゲート型電界効果トランジスタ）をメモリ
ーセルとする不揮発性半導体メモリーに関する。
ＦＥＴ（絶縁ゲート型電界効果トランジスタ）をメモリ
ーセルとする不揮発性半導体メモリーに関する。
従来、ゲート絶縁膜中に電荷捕獲手段（浮遊ゲート）を
有するＩＧ−ＦＥＴをメモリーセルとする不揮発性半導
体メモリーとしては、例えばＥＰＲＯＭ（Ｅｒａｓａｂ
ｌｅ Ｐｒｏｇねｍａｂｌｅ ＲＯＭ）がある。
有するＩＧ−ＦＥＴをメモリーセルとする不揮発性半導
体メモリーとしては、例えばＥＰＲＯＭ（Ｅｒａｓａｂ
ｌｅ Ｐｒｏｇねｍａｂｌｅ ＲＯＭ）がある。
上記浮遊ゲートを有するＩＧ−ＦＥＴに情報を書き込む
のは、例えばソースを接地レベルとし、ゲート及びドレ
ィンにプログラム電圧（例えば２５Ｖ）を印放し、イン
パクト・アイオナイゼーションで浮遊ゲートに電子を注
入することによって行なう。第１図は上記のようなＥＰ
ＲＯＭの構成を示すもので、４ビット出力の場合の例で
ある。
のは、例えばソースを接地レベルとし、ゲート及びドレ
ィンにプログラム電圧（例えば２５Ｖ）を印放し、イン
パクト・アイオナイゼーションで浮遊ゲートに電子を注
入することによって行なう。第１図は上記のようなＥＰ
ＲＯＭの構成を示すもので、４ビット出力の場合の例で
ある。
即ちメモリーセル・アレイ１には、行線にゲートが、列
線にドレィンが接続されかつ接地ＶＳにソースが共通接
続された浮遊ゲートを有するＩＧ−ＦＥＴ（メモリーセ
ル）Ｍ，．〜Ｍｍｎがあり、これが４ビット分設けられ
ている。行線には、書き込み時談行線にプログラム電圧
を加える書き込み用負荷回路２、及びアドレス入力Ａｏ
〜Ａ５で選択される行デコーダ３が接続される。列線は
列選択ゲート４によって選択され、この列選択ゲートを
選ぶ列選択線には、書き込み時プログラム電圧を加える
書き込み用負荷回路５と、アドレス入力Ａ６，Ａ７によ
り選択される列デコーダ６が接続される。列選択ゲート
４を通った選択列線の出力は、書き込み回路７及び読み
出し時のみオンして列線の情報を伝えるトランスミッシ
ョン・ゲート８を介して出力回路９へ接続される。ここ
で信号Ｒ／Ｗ，Ｒ／Ｗはそれぞれ読み出し時“１”、“
０”、書き込み時“０”、“１”となる。またプログラ
ム電圧はプログラム電源より供給されプログラム電源電
圧ＶＰは２５Ｖ、電源電圧Ｖｃは５Ｖである。第２図は
書き込み回路７の例えば入力部１０，の詳細回路図で、
入力ＤＩＮ，＝“０”の時トランジスタＴ，，をオンと
して、プログラム電源電圧ＶＰを列線に送るものである
。
線にドレィンが接続されかつ接地ＶＳにソースが共通接
続された浮遊ゲートを有するＩＧ−ＦＥＴ（メモリーセ
ル）Ｍ，．〜Ｍｍｎがあり、これが４ビット分設けられ
ている。行線には、書き込み時談行線にプログラム電圧
を加える書き込み用負荷回路２、及びアドレス入力Ａｏ
〜Ａ５で選択される行デコーダ３が接続される。列線は
列選択ゲート４によって選択され、この列選択ゲートを
選ぶ列選択線には、書き込み時プログラム電圧を加える
書き込み用負荷回路５と、アドレス入力Ａ６，Ａ７によ
り選択される列デコーダ６が接続される。列選択ゲート
４を通った選択列線の出力は、書き込み回路７及び読み
出し時のみオンして列線の情報を伝えるトランスミッシ
ョン・ゲート８を介して出力回路９へ接続される。ここ
で信号Ｒ／Ｗ，Ｒ／Ｗはそれぞれ読み出し時“１”、“
０”、書き込み時“０”、“１”となる。またプログラ
ム電圧はプログラム電源より供給されプログラム電源電
圧ＶＰは２５Ｖ、電源電圧Ｖｃは５Ｖである。第２図は
書き込み回路７の例えば入力部１０，の詳細回路図で、
入力ＤＩＮ，＝“０”の時トランジスタＴ，，をオンと
して、プログラム電源電圧ＶＰを列線に送るものである
。
上記のように構成されたＥＰＲＯＭに情報を書き込む場
合、書き込みモードにすると、書き込み制御回路（図示
せず）により信号Ｒ／Ｗが“１”（この場合２５Ｖ）、
Ｒ／Ｗが“０”となり、負荷回路５，２のトランジスタ
Ｔ２，〜Ｔ２ｎ，Ｔの〜Ｔ柳がオン状態となるが「選択
された行線及び列選択線にのみプログラム電源ＶＰから
高電圧が印加される。
合、書き込みモードにすると、書き込み制御回路（図示
せず）により信号Ｒ／Ｗが“１”（この場合２５Ｖ）、
Ｒ／Ｗが“０”となり、負荷回路５，２のトランジスタ
Ｔ２，〜Ｔ２ｎ，Ｔの〜Ｔ柳がオン状態となるが「選択
された行線及び列選択線にのみプログラム電源ＶＰから
高電圧が印加される。
また書き込み回路７の入力情報Ｄ，Ｎ，〜Ｄ，Ｎ４に応
じて動作する入力回路１０．〜１０４の出力によりそれ
ぞれトランジスタＴ，．〜Ｔ，４がオンあるいはオフし
、選択された列線と電源ＶＰが接続され、メモリーセル
に情報が書き込まれる。例ば行線Ｒ，及び列線ＣＳ，に
より列線Ｃ．が選択されると、メモリーセルＭ，，が選
択され、そのゲート及びドレィンに電源ＶＰから高電圧
が印加されて浮遊ゲートへ電子が注入されることにより
、情報を書き込むことができる。以上のような書き込み
方法では、１出力（１ビット）当り１回に１セル（４ビ
ット構成では４セル）のみしか書き込みが行なえない。
ところが「この不揮発性メモリーセルに書き込みを行な
うのに必要な時間は略５０ｍｓであるため、テスト時間
、特に半導体ウェハ段階でのダィソートテスト工程での
時間が大幅に増大する。例えば３狐（４０９６ワード×
８ビット）のメモリーの場合、１００肋ぐのウェハでは
略２００〜３００個のチップがとれる。従って３００チ
ップ／ウェハとして書き込み可能な（正常な）チップの
歩留を５０％とすると、書き込みテストに必要な時間は
３００×０．５×４０９６×５０ＸＩＯ−３＝３０７２
の沙＝８‐虫時間となり、膨大なテスト時間となってし
まうものである。
じて動作する入力回路１０．〜１０４の出力によりそれ
ぞれトランジスタＴ，．〜Ｔ，４がオンあるいはオフし
、選択された列線と電源ＶＰが接続され、メモリーセル
に情報が書き込まれる。例ば行線Ｒ，及び列線ＣＳ，に
より列線Ｃ．が選択されると、メモリーセルＭ，，が選
択され、そのゲート及びドレィンに電源ＶＰから高電圧
が印加されて浮遊ゲートへ電子が注入されることにより
、情報を書き込むことができる。以上のような書き込み
方法では、１出力（１ビット）当り１回に１セル（４ビ
ット構成では４セル）のみしか書き込みが行なえない。
ところが「この不揮発性メモリーセルに書き込みを行な
うのに必要な時間は略５０ｍｓであるため、テスト時間
、特に半導体ウェハ段階でのダィソートテスト工程での
時間が大幅に増大する。例えば３狐（４０９６ワード×
８ビット）のメモリーの場合、１００肋ぐのウェハでは
略２００〜３００個のチップがとれる。従って３００チ
ップ／ウェハとして書き込み可能な（正常な）チップの
歩留を５０％とすると、書き込みテストに必要な時間は
３００×０．５×４０９６×５０ＸＩＯ−３＝３０７２
の沙＝８‐虫時間となり、膨大なテスト時間となってし
まうものである。
本発明は上記実情に鑑みてなされたもので、メモリーを
複数個のメモリーフロックに分割し、これらメモリーフ
ロツクのうちの任意複数個のメモリーフロックを同時に
選択し、これら選択されたメモリーフロツクでそれぞれ
書き込みを行なうことにより、テスト時間の短縮化が図
れる不揮発性半導体メモリーを提供しようとするもので
ある。
複数個のメモリーフロックに分割し、これらメモリーフ
ロツクのうちの任意複数個のメモリーフロックを同時に
選択し、これら選択されたメモリーフロツクでそれぞれ
書き込みを行なうことにより、テスト時間の短縮化が図
れる不揮発性半導体メモリーを提供しようとするもので
ある。
以下図面を参照して本発明の一実施例を説明する。第３
図は同実施例を示す構成図であるが、第１図のものと対
応する個所には対応符号を用いている。本構成は、第１
図のメモリーアレイ１１を例えば４分割して、メモリー
フロツク１ １・〜１１４とした点が大きな特徴である
。ここで１，〜１４ は４分割されたメモリーセル・ア
レイ、２１〜２４は同じく４分割された書き込み用負荷
回路、３，〜３４は同じく行デコーダ、４，〜４４は同
じく列選択ゲ−ト、５，〜５４は同じく書き込み用負荷
回路、６，〜６４は同じく列デコーダ、７，〜７４は同
じく書き込み回路、８，〜８４は同じくトランスミッシ
ョンゲートであるが、各ブロック内の相互配線はそれぞ
れ従来と同様４ビット出力を得る構造である。各メモリ
ーフロックのいずれかを選択するのは、アドレス入力へ
，Ａ，により選択されるメモリーフロック選択／非選択
ざ回路２１からの信号ＭＳ，，ＭＳ，〜ＭＳ４，ＭＳ４
で制御される。書き込み用負荷回路２１〜２４，５，〜
５４は書き込み用負荷回路の選択／非選択回路２２で制
御される。各ブロックの列デコーダ６，〜６４、行デコ
ーダ３，〜３４はアドレス入力ん〜Ａ７で出力が選択さ
れる。２３〜３０はアドレスバッファである。
図は同実施例を示す構成図であるが、第１図のものと対
応する個所には対応符号を用いている。本構成は、第１
図のメモリーアレイ１１を例えば４分割して、メモリー
フロツク１ １・〜１１４とした点が大きな特徴である
。ここで１，〜１４ は４分割されたメモリーセル・ア
レイ、２１〜２４は同じく４分割された書き込み用負荷
回路、３，〜３４は同じく行デコーダ、４，〜４４は同
じく列選択ゲ−ト、５，〜５４は同じく書き込み用負荷
回路、６，〜６４は同じく列デコーダ、７，〜７４は同
じく書き込み回路、８，〜８４は同じくトランスミッシ
ョンゲートであるが、各ブロック内の相互配線はそれぞ
れ従来と同様４ビット出力を得る構造である。各メモリ
ーフロックのいずれかを選択するのは、アドレス入力へ
，Ａ，により選択されるメモリーフロック選択／非選択
ざ回路２１からの信号ＭＳ，，ＭＳ，〜ＭＳ４，ＭＳ４
で制御される。書き込み用負荷回路２１〜２４，５，〜
５４は書き込み用負荷回路の選択／非選択回路２２で制
御される。各ブロックの列デコーダ６，〜６４、行デコ
ーダ３，〜３４はアドレス入力ん〜Ａ７で出力が選択さ
れる。２３〜３０はアドレスバッファである。
メモリーフロツク１１，〜１１４の出力は書き込み回路
７．〜７４ に接続され、トランスミッションゲート８
，〜８４を通して出力回路９に共通接続される。書き込
み回路７，〜７４は、該書き込み回路の選択／非選択回
路３１の出力ＷＳ，〜ＴＳ４及び入力回略３２の出力Ｄ
，Ｎにより制御される。多重書き込み切換回路３３は、
複数のメモリーフロックを選択して複数のメモリーセル
に同時書き込み（多重書き込み）を行なうため、アドレ
スバッファ２３，２４にそれぞれ信号ＭＷ，，ＭＷ２，
ＭＷ，．ＭＷ２を送り、多重書き込み状態とする。第４
図は前記アドレスバッファ２３または２４の具体例を示
す。
７．〜７４ に接続され、トランスミッションゲート８
，〜８４を通して出力回路９に共通接続される。書き込
み回路７，〜７４は、該書き込み回路の選択／非選択回
路３１の出力ＷＳ，〜ＴＳ４及び入力回略３２の出力Ｄ
，Ｎにより制御される。多重書き込み切換回路３３は、
複数のメモリーフロックを選択して複数のメモリーセル
に同時書き込み（多重書き込み）を行なうため、アドレ
スバッファ２３，２４にそれぞれ信号ＭＷ，，ＭＷ２，
ＭＷ，．ＭＷ２を送り、多重書き込み状態とする。第４
図は前記アドレスバッファ２３または２４の具体例を示
す。
ここで４１〜４４はスレッショルド電圧が略零ボルトで
あるトランジスタ（以後ｉ型トランジスタと称す。）４
５〜４７はヂプレツション型トランジスタ、４８〜５６
はェンハンスメント型トランジスタである。信号ＭＷ，
またはＭＷ２，ＭＷ，またはＭＷ２は通常はそれぞれ“
０”、“１”となって、アドレスバッファ２３または２
４はアドレス入力へまたはＡ，に応じた通常動作を行な
うが、多重書き込み状態となって信号ＭＷ，またはＭＷ
２，ＭＷ，またはＭＷ２がそれぞれ“１”、‘‘０”と
なると、アドレス出力父またはａ，，もまたはａ，はす
べて“０”とな。第５図に多重書き込み切換回路３３の
具体例を示す。
あるトランジスタ（以後ｉ型トランジスタと称す。）４
５〜４７はヂプレツション型トランジスタ、４８〜５６
はェンハンスメント型トランジスタである。信号ＭＷ，
またはＭＷ２，ＭＷ，またはＭＷ２は通常はそれぞれ“
０”、“１”となって、アドレスバッファ２３または２
４はアドレス入力へまたはＡ，に応じた通常動作を行な
うが、多重書き込み状態となって信号ＭＷ，またはＭＷ
２，ＭＷ，またはＭＷ２がそれぞれ“１”、‘‘０”と
なると、アドレス出力父またはａ，，もまたはａ，はす
べて“０”とな。第５図に多重書き込み切換回路３３の
具体例を示す。
ここで６１〜６４はデプレツション型トランジスタ、６
５〜６８はェンハンスメント型トランジスタである。こ
の回路は、アドレス入力ＡｏまたはＡ，が例えば１０Ｖ
以上（多重書き込み状態）で“１”を感知し、それ以下
（通常状態）で“０”と感知するようなィンバータ６９
に入力され、出力ＭＷ，またはＭＷ２，ＭＷ，またはＭ
Ｗ２を得る。即ちアドレスへまたはＡ，が１０Ｖ以下で
は出力ＭＷ．またはＭＷ２が“０”、ＭＷ，またはＭＷ
２が“１”となり、んまたはＡ，が１０Ｖ以上ではＭＷ
，またはＭＷ２が“１”、ＭＷ，またはＭＷ２が“０”
となって、第４図のアドレスバッファを制御する。第６
図にメモリーブロック選択／非選択回路２１の具体回路
例を示す。ここで７１〜７４はデプレッション型トラン
ジスタ、７５〜７９はェンハンスメント型トランジスタ
である。この回路は入力ａｏ及びａ，，ａｏ及びａ，，
ａｏ及びａ，，ａｏ及びａ，についての４回路が設けら
れる。この回路は、アドレス出力ａｏないし念，ａ，な
いしａ，を受けて出力ＭＳ，ないしＭＳ４，ＭＳ，ない
しＭＳ４を出力する。また通常は、アドレス出力の状態
によってそれぞれＭＳ，〜ＭＳ４及びＭＳ，〜ＭＳ４の
うちの１つが“１”及び“０”となる。多重書き込み時
には熱ないしａ，，ろないしａ，がすべて“０”となる
ため、出力ＭＳ，〜ＭＳ４はすべて“１”、ＭＳ，〜Ｍ
Ｓ４はすべて‘‘０”となり、メモリーブロック１１，
〜１１４がすべて選択されて多重書き込みが可能となる
。第７図に行デコーダ（または列デコーダ）の具体回路
例を示す。ここで８１はｉ型トランジスタ、８２〜８４
はデプレツション型トランジスタ、８６〜８９はェンハ
ンスメント型トランジスタである。この回路の通常動作
は、選択されたメモリーフロツクでは信号ＭＳｉ＝“１
”、ＭＳ，＝“０’１（ＩＳｉミ４）であるから、アド
レス出力に応じた出力が得られる。非選択メモリーフロ
ックでは信号ＭＳｉ＝“０”、ＭＳ，＝“１”となるか
ら、アドレス出力の如何に寄らず出力は“０”となり、
メモリーセルは選択されない。一方、多重書き込み時は
前述したように、ＭＳ，〜ＭＳ４はすべて“１”、ＭＳ
，〜ＭＳ４はすべて“０”になるのでメモリーフロック
１１，〜１１４ はすべて選択され、すべてのメモリー
フロツクでアドレス出力に応じた出力が得られるもので
ある。第８図に書き込み用負荷回路の選択／非選択回路
２２の具体回路例を示す。
５〜６８はェンハンスメント型トランジスタである。こ
の回路は、アドレス入力ＡｏまたはＡ，が例えば１０Ｖ
以上（多重書き込み状態）で“１”を感知し、それ以下
（通常状態）で“０”と感知するようなィンバータ６９
に入力され、出力ＭＷ，またはＭＷ２，ＭＷ，またはＭ
Ｗ２を得る。即ちアドレスへまたはＡ，が１０Ｖ以下で
は出力ＭＷ．またはＭＷ２が“０”、ＭＷ，またはＭＷ
２が“１”となり、んまたはＡ，が１０Ｖ以上ではＭＷ
，またはＭＷ２が“１”、ＭＷ，またはＭＷ２が“０”
となって、第４図のアドレスバッファを制御する。第６
図にメモリーブロック選択／非選択回路２１の具体回路
例を示す。ここで７１〜７４はデプレッション型トラン
ジスタ、７５〜７９はェンハンスメント型トランジスタ
である。この回路は入力ａｏ及びａ，，ａｏ及びａ，，
ａｏ及びａ，，ａｏ及びａ，についての４回路が設けら
れる。この回路は、アドレス出力ａｏないし念，ａ，な
いしａ，を受けて出力ＭＳ，ないしＭＳ４，ＭＳ，ない
しＭＳ４を出力する。また通常は、アドレス出力の状態
によってそれぞれＭＳ，〜ＭＳ４及びＭＳ，〜ＭＳ４の
うちの１つが“１”及び“０”となる。多重書き込み時
には熱ないしａ，，ろないしａ，がすべて“０”となる
ため、出力ＭＳ，〜ＭＳ４はすべて“１”、ＭＳ，〜Ｍ
Ｓ４はすべて‘‘０”となり、メモリーブロック１１，
〜１１４がすべて選択されて多重書き込みが可能となる
。第７図に行デコーダ（または列デコーダ）の具体回路
例を示す。ここで８１はｉ型トランジスタ、８２〜８４
はデプレツション型トランジスタ、８６〜８９はェンハ
ンスメント型トランジスタである。この回路の通常動作
は、選択されたメモリーフロツクでは信号ＭＳｉ＝“１
”、ＭＳ，＝“０’１（ＩＳｉミ４）であるから、アド
レス出力に応じた出力が得られる。非選択メモリーフロ
ックでは信号ＭＳｉ＝“０”、ＭＳ，＝“１”となるか
ら、アドレス出力の如何に寄らず出力は“０”となり、
メモリーセルは選択されない。一方、多重書き込み時は
前述したように、ＭＳ，〜ＭＳ４はすべて“１”、ＭＳ
，〜ＭＳ４はすべて“０”になるのでメモリーフロック
１１，〜１１４ はすべて選択され、すべてのメモリー
フロツクでアドレス出力に応じた出力が得られるもので
ある。第８図に書き込み用負荷回路の選択／非選択回路
２２の具体回路例を示す。
ここで９１〜９３はデプレツション型トランジスタ、９
４〜９８はェンハンスメント型トランジスタである。こ
の第８図の回路は入力も及びａ，，父及びａ，，も及び
ａ，，ろ及びａ，についての４回路が設けられ、信号Ｒ
／Ｗから信号Ｒ／Ｗ，〜Ｒ／Ｗ４を得るものである。書
き込み回路の選択／非選択回路３１は、メモリーフロッ
ク選択／非選択回路２１と対応する構成である。従って
信号ＷＳ，＝ＭＳ，、ないしＷＳ４＝ＭＳ４と考えてよ
い。第９図の書き込み回路例えば７，の具体回路例を示
す。
４〜９８はェンハンスメント型トランジスタである。こ
の第８図の回路は入力も及びａ，，父及びａ，，も及び
ａ，，ろ及びａ，についての４回路が設けられ、信号Ｒ
／Ｗから信号Ｒ／Ｗ，〜Ｒ／Ｗ４を得るものである。書
き込み回路の選択／非選択回路３１は、メモリーフロッ
ク選択／非選択回路２１と対応する構成である。従って
信号ＷＳ，＝ＭＳ，、ないしＷＳ４＝ＭＳ４と考えてよ
い。第９図の書き込み回路例えば７，の具体回路例を示
す。
ここで１０１〜１０３はデプレツション型トランジスタ
、１０４〜１０８はェンハンスメント型トランジスタで
ある。この回路は、信号Ｄ…＝“０”でかつＷＳ，＝“
１”の時、列線にプログラム電源電圧ＶＰを送るトラン
ジスタ（第１図のトランジスタＴ，．に対応）を、出力
ｏｕｔでオンせしめる。書き込み回路７２〜７４は、書
き込み回路７，と同様の構成となるが、第９図のトラン
ジスター０６のゲート入力がＷＳ２〜ＷＳ４となる接点
が相異している。以上の如く構成された不揮発性メモリ
ーにあっては、第１図のメモリーアレイ１１を４分割し
て、各メモリーフロツクで多重書き込みを行なえるよう
にしたため、書き込みテストに必要な時間は第１図の場
合の１′４に短縮されるものである。
、１０４〜１０８はェンハンスメント型トランジスタで
ある。この回路は、信号Ｄ…＝“０”でかつＷＳ，＝“
１”の時、列線にプログラム電源電圧ＶＰを送るトラン
ジスタ（第１図のトランジスタＴ，．に対応）を、出力
ｏｕｔでオンせしめる。書き込み回路７２〜７４は、書
き込み回路７，と同様の構成となるが、第９図のトラン
ジスター０６のゲート入力がＷＳ２〜ＷＳ４となる接点
が相異している。以上の如く構成された不揮発性メモリ
ーにあっては、第１図のメモリーアレイ１１を４分割し
て、各メモリーフロツクで多重書き込みを行なえるよう
にしたため、書き込みテストに必要な時間は第１図の場
合の１′４に短縮されるものである。
なお本発明は上記実施例のみに限定されるものではなく
、種々の応用が可能である。例えば実施例では、書き込
み回路７，〜７４及びトランスミッションゲート８，〜
８４を各メモリーフロツク毎に設けたが、トランスミッ
ションゲートのみを共通に、または書き込み回路及びト
ランスミッションゲートを共通に各々１個ずつ設けても
よい。この場合書き込み回路の選択／非選択回路３１は
必要なくなる。また書き込み用負荷回路の選択／非選択
回路２２を設けず、対応信号で書き込み用負荷回路を制
御してもよい。また多重書き込み切襖回路３３はアドレ
スへ，Ａ，毎に各々設けたが、共通に１個設けてもよい
。この場合全メモリーフロック選択のみ可能というよう
に、セル選択の自由度はなくなる。また多重書き込み切
換信号としてアドレス入力を用いたが、他の信号でもか
まわなく、テスト時のみに使用する専用の端子（パッド
）を設けても良い。また実施例では行デコーダ、列デコ
ーダ共に各々４個ずつ設けたが、書き込み用負荷回路を
含む行デコーダを共通にして列デコーダ及び書き込み用
負荷回路を各々４個分設けるようにしてもよい。第１０
図には、行デコーダ及び列デコーダをそれぞれ共通接続
とした例を示す。即ち列選択デート４，〜４４ にそれ
ぞれ書き込み回路７，〜７４及びセンスアンプ１１０１
〜１１０４を設け、該センアンプ出力を共通接続して出
力回路９へ送り、またアドレス信号ん，Ａ，によりメモ
リーフロック１ １１ 〜１ １４の書き込み回路、セ
ンスアンプの１つを選択して通常動作を行ない、多重書
き込み時には多重書き込み切襖回路３３により、アドレ
スバッファ２３，２４を制御して書き込み回路７，〜７
４を同時に選択するものである。また実施例では、すべ
て４セル（４ビット構成なので実際は１６セル）同時書
き込みを行なったが、例えばアドレス信号へ，Ａ，のう
ちどちらか一方を多重書き込み状態として、２セル（４
ビット構成では８セル）同時に書き込むようにしてもよ
い。また本発明においては、メモリーフロック数はアド
レス数を増やせばいくらでも可能であり、原理的に２セ
ル以上何セルでも同時書き込み可能である。以上説明し
た如く本発明によれば、従釆のメモリーアレイを複数個
のメモリーフロックに分割し、これらブロックのうちの
任意複数個のブロックを同時に選択し、これら選択され
たブロックでそれぞれ書き込みを行なうようにしたので
、テスト時間の短縮化が図れるものである。
、種々の応用が可能である。例えば実施例では、書き込
み回路７，〜７４及びトランスミッションゲート８，〜
８４を各メモリーフロツク毎に設けたが、トランスミッ
ションゲートのみを共通に、または書き込み回路及びト
ランスミッションゲートを共通に各々１個ずつ設けても
よい。この場合書き込み回路の選択／非選択回路３１は
必要なくなる。また書き込み用負荷回路の選択／非選択
回路２２を設けず、対応信号で書き込み用負荷回路を制
御してもよい。また多重書き込み切襖回路３３はアドレ
スへ，Ａ，毎に各々設けたが、共通に１個設けてもよい
。この場合全メモリーフロック選択のみ可能というよう
に、セル選択の自由度はなくなる。また多重書き込み切
換信号としてアドレス入力を用いたが、他の信号でもか
まわなく、テスト時のみに使用する専用の端子（パッド
）を設けても良い。また実施例では行デコーダ、列デコ
ーダ共に各々４個ずつ設けたが、書き込み用負荷回路を
含む行デコーダを共通にして列デコーダ及び書き込み用
負荷回路を各々４個分設けるようにしてもよい。第１０
図には、行デコーダ及び列デコーダをそれぞれ共通接続
とした例を示す。即ち列選択デート４，〜４４ にそれ
ぞれ書き込み回路７，〜７４及びセンスアンプ１１０１
〜１１０４を設け、該センアンプ出力を共通接続して出
力回路９へ送り、またアドレス信号ん，Ａ，によりメモ
リーフロック１ １１ 〜１ １４の書き込み回路、セ
ンスアンプの１つを選択して通常動作を行ない、多重書
き込み時には多重書き込み切襖回路３３により、アドレ
スバッファ２３，２４を制御して書き込み回路７，〜７
４を同時に選択するものである。また実施例では、すべ
て４セル（４ビット構成なので実際は１６セル）同時書
き込みを行なったが、例えばアドレス信号へ，Ａ，のう
ちどちらか一方を多重書き込み状態として、２セル（４
ビット構成では８セル）同時に書き込むようにしてもよ
い。また本発明においては、メモリーフロック数はアド
レス数を増やせばいくらでも可能であり、原理的に２セ
ル以上何セルでも同時書き込み可能である。以上説明し
た如く本発明によれば、従釆のメモリーアレイを複数個
のメモリーフロックに分割し、これらブロックのうちの
任意複数個のブロックを同時に選択し、これら選択され
たブロックでそれぞれ書き込みを行なうようにしたので
、テスト時間の短縮化が図れるものである。
図面の簡単な説明第１図は従来のＥＰＲＯＭの構成を示
す回路図、第２図は同構成の一部詳細回路図、第３図は
本発明の一実施例を示す構成図、第４図ないし第９図は
同構成の一部詳細回路図、第１０図は本発明の他の実施
例を示す構成図である。
す回路図、第２図は同構成の一部詳細回路図、第３図は
本発明の一実施例を示す構成図、第４図ないし第９図は
同構成の一部詳細回路図、第１０図は本発明の他の実施
例を示す構成図である。
１，〜１４……メモリーセル・アレイ、２，〜２４，５
，〜５４・・・・・・書き込み用負荷回牢路、３，〜３
４・・・・・・行デコーダ、４．〜４４ …・・・列選
択ゲート、６，〜６４…・・・列デコーダ、７，〜７４
……書き込み回路、１１．〜１１４…・・・メモリーフ
ロック、２１・…・・メモリーフロック選択／非選択回
路、２２・…・・書き込み用負荷回路の選択／‘選択回
路、２３〜３０・・・・・・アドレスバッファ、３１・
・・・・・書き込み回路の選択／非選択回路、３３・・
・・・・多重書き込み功襖回路。
，〜５４・・・・・・書き込み用負荷回牢路、３，〜３
４・・・・・・行デコーダ、４．〜４４ …・・・列選
択ゲート、６，〜６４…・・・列デコーダ、７，〜７４
……書き込み回路、１１．〜１１４…・・・メモリーフ
ロック、２１・…・・メモリーフロック選択／非選択回
路、２２・…・・書き込み用負荷回路の選択／‘選択回
路、２３〜３０・・・・・・アドレスバッファ、３１・
・・・・・書き込み回路の選択／非選択回路、３３・・
・・・・多重書き込み功襖回路。
第１図
第２図
第３図
第５・、
第４図
第６図
第７図
第８図
第９図
第１０図
Claims (1)
- １ 行線、該行線により駆動されゲート絶縁膜中に電荷
を蓄積する手段を有するＩＧ−ＦＥＴよりなるメモリー
セル、該メモリーセルに接続される列線、前記行線及び
列線をそれぞれ１本ずつ選択するデコーダ部、該デコー
ダ部により選択された１つのメモリーセルに外部入力デ
ータに従って情報を書き込む制御手段を有してなるメモ
リーブロツクを複数個そなえたメモリーブロツク群と、
情報書き込み時前記ブロツク群と、情報書き込み時前記
ブロツク群のうちの任意複数個のメモリーブロツクを同
時に選択する選択手段とを具備し、複数個のメモリーセ
ルに同時に情報を書き込むやり方は、１つのメモリーセ
ルに情報を書き込むメモリーブロツクを複数個選択する
ものであることを特徴とする不揮発性半導体メモリー。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55143949A JPS6014440B2 (ja) | 1980-10-15 | 1980-10-15 | 不揮発性半導体メモリ− |
| EP19860201618 EP0214705B1 (en) | 1980-10-15 | 1981-10-07 | Semiconductor memory with improvend data programming time |
| DE8686201618T DE3177270D1 (de) | 1980-10-15 | 1981-10-07 | Halbleiterspeicher mit datenprogrammierzeit. |
| DE8181304660T DE3176751D1 (en) | 1980-10-15 | 1981-10-07 | Semiconductor memory with improved data programming time |
| EP81304660A EP0050005B1 (en) | 1980-10-15 | 1981-10-07 | Semiconductor memory with improved data programming time |
| US06/310,822 US4477884A (en) | 1980-10-15 | 1981-10-13 | Semiconductor memory with improved data programming time |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55143949A JPS6014440B2 (ja) | 1980-10-15 | 1980-10-15 | 不揮発性半導体メモリ− |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5769585A JPS5769585A (en) | 1982-04-28 |
| JPS6014440B2 true JPS6014440B2 (ja) | 1985-04-13 |
Family
ID=15350792
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP55143949A Expired JPS6014440B2 (ja) | 1980-10-15 | 1980-10-15 | 不揮発性半導体メモリ− |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6014440B2 (ja) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59107493A (ja) * | 1982-12-09 | 1984-06-21 | Ricoh Co Ltd | テスト回路付きｅｐｒｏｍメモリ装置 |
| US4599707A (en) * | 1984-03-01 | 1986-07-08 | Signetics Corporation | Byte wide EEPROM with individual write circuits and write prevention means |
| JPS6180597A (ja) * | 1984-09-26 | 1986-04-24 | Hitachi Ltd | 半導体記憶装置 |
| US5136546A (en) * | 1984-09-26 | 1992-08-04 | Hitachi, Ltd. | Semiconductor memory |
| US6545913B2 (en) | 1987-06-29 | 2003-04-08 | Kabushiki Kaisha Toshiba | Memory cell of nonvolatile semiconductor memory device |
| US5448517A (en) | 1987-06-29 | 1995-09-05 | Kabushiki Kaisha Toshiba | Electrically programmable nonvolatile semiconductor memory device with NAND cell structure |
| JPH0191395A (ja) * | 1987-10-01 | 1989-04-11 | Toshiba Corp | 不揮発性半導体メモリ |
| JP2845843B2 (ja) * | 1996-10-21 | 1999-01-13 | 株式会社東芝 | 不揮発性半導体記憶装置 |
| JP2003051197A (ja) * | 2001-08-06 | 2003-02-21 | Matsushita Electric Ind Co Ltd | 半導体記憶装置 |
-
1980
- 1980-10-15 JP JP55143949A patent/JPS6014440B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5769585A (en) | 1982-04-28 |
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