JPS6014537B2 - デイジタル・アナログ変換器 - Google Patents

Description

【発明の詳細な説明】 本発明はディジタル・アナログ変換器に関するものであ
る。

この変換器は、多ビットのディジタル文字のうちの第１
のビット群に応敷する第１のデコーダと、そのディジタ
ル文字の第２のビット群に応動する第２のデコーダとを
有する。基底帯域のアナログ信号を出力する変換器は、
入力信号情報がその基底帯域信号の瞬時振幅を均等間隔
で標本化した値をディジタル表示するものである。

そのディジタル符号は信号極性の表示を含んでもよい。

このような変換器の出力は低域フィル夕を通過させ、こ
のフィル外ま標本速度の半分以下の周波数で遮断する。
これらの変換器は、離散的なアナログ出力を生ずるもの
、例えばテレメータ情報のように情報が低域炉波されな
い一連のパルスの振幅によって表わされるようなものと
は区別すべきである。ある比較的簡単なディジタル・ア
ナログ変換器は、ある型のディジタル・バッファレジス
タと抵抗回路を有し、異なるレジスタ段の出力を同時に
回路の共通節点を通して出力に接続する。

通常このような抵抗回路は各２進桁ごとに１個の入力接
続すなわちタップを有する。出力の精度は大部分が、抵
抗回路に用いられている重み回路抵抗の種々の抵抗値間
の比の関数である。高い抵抗精度が必要であり、通常の
従来技術の変換器では１００分の１より良い抵抗値精度
を要求される。したがって通常、ディジタル・アナログ
変換器では、許容差±０．１パーセント級でなければな
らない重み抵抗を種々使用することはない。

各２進桁ごとに１個の重み抵抗を用いる代りに、各出力
レベルに１個の抵抗タップを用意するとすれば、その変
換器は抵抗値の許容差に大きな裕度が生ずるであろう。
しかしその変換器は、大きな振幅をレベル分けする必要
が増すにつれて布線と抵抗の数が増大する不便がある。

抵抗の数や抵抗許容差の問題を別にしても、ディジタル
アナログ変換器は雑音対策が必要である。２進の重み抵
抗タップを使用するときは、出力のアナログ信号にかな
りの量の雑音が存在し、この雑音はその回路についての
りアクタンス変動から生ずる過渡現象に起因する。

このアナログ出力信号は低域炉波では平滑にすることが
できない大きな信号の不連続点を含むことがあるが、こ
れはこの不連続点が必要な基底帯城スペクトルに周波数
成分を有するからである。したがって平滑にするには、
炉波する前にアナログ信号をリサンプルすることが相当
経済的に行なえる必要がある。各出力レベルに１個の抵
抗タップを設けると、この過渡現象は少なくなり各レベ
ルごとに均等にすることができる。このような過渡現象
に起因する信号の歪みは、２進の回路の場合よりもかな
り良好である。勿論、従釆から計数型のディジタル・ア
ナログ変換器があった。しかしこれはおもに音響機器に
のみ使用される。なんとなれば、通常計数機能は、例え
ば音声信号伝送や画像信号伝送に必要な高速の情報伝送
速度などに要求される大振幅の範囲をカバーできるほど
高速で動作できないからである。本発明はこれらの問題
点を解決する。

すなわち、第１のデコーダは第１のビット群に応敷して
アナログ信号を出力する回路を有し、この変換器はさら
に第２のデコーダの出力に応答してそのアナログ信号を
所定量だけ増加させる回路を有し、第２のデコーダは第
２のビット群に応動してそのアナログ信号が増加すべき
時期を制御し、このアナログ信号の増加は第２のビット
群の符号化された値に従って増加させる回路によってお
こなわれる。本発明をさらに発展させると、第１のデコ
ーダに関連するアナログ信号を増加してこのアナログ信
号の増分が第１のデコーダの１鷺子化ステップとほぼ等
しいようにする回路を得る。

本発明をさらに発展させると、最上位ビット（ＭＳＢ）
を含むディジタル信号のうちの所定数の第１のビットに
応じてアナログ信号を発生する回路と、そのディジタル
文字の最下位ビット（瓜Ｂ）を含むディジタル信号のう
ちの所定数の第２のビットに応じてそのアナログ信号を
増加させる時期を制御する回路とを得る。

従来技術の変換器の前述の難点は本発明の実施例では解
消され、この実施例ではディジタル信号の各多ビット文
字は少なくとも２つのビット群に分割される。

このうち第１のビット群は抵抗回路内で展開されて対応
するアナログ信号を得る。第２のビット群を用いて、そ
のアナログ信号を第１のビット群の量子化間隔の大きさ
に相当する振幅まで増加する時点をディジタルの標本周
期内に定める。例示した実施例では、第１のビット群は
最上位ビット（ＭＳＢ）からなる群で、第２のビット群
は最下位ビット（瓜Ｂ）からなる群である。

後者の群は文字期間中は「フルカゥント」状態まで歩進
し、「フルカウント」に達すると信号を発生しこれを用
いて最下位ビット群を増加させる。ビット数および第１
の群に対する量子化しベル数は比較的少なく、したがっ
て抵抗は低精度で十分である。さらに、各出力レベルご
とに１抵抗タップを設けることは容易であるので、許容
差に対する要求条件が緩和し過渡現象もなくなる。

この回路は集積回路技術により容易に構成できるもので
ある。アナログ信号の微細部分はパルス幅を制御して調
整する。これによって電圧振幅を制御する場合よりも高
い精度が得られる。本発明によれば、ディジタル、・ア
ナログ変換器の価格が減少し、多重チャネル通信システ
ムのチャネル対応のデコーダは、本発明によるこのよう
な変換器に完全にとって代るほどである。

比較的高度のレベル分けを得るために必要な計夕数範囲
はかなり小さくて済むので、本発明による変換器は画像
信号の動作に対しても十分高速に動作できる。

次の詳細説明および特許請求の範囲を添付の図面と参照
しながら考察することにより、本発明なＺらびにその特
徴、目的および利点が一層完全に理解されるであろう。

第１図の実施例において、ディジタル信号源１０はパル
ス符号化された文字を供給する。各文字は並列ビット形
式で与えられ、この場合は従来のＺ線形２進コード表示
が単樋性アナログ信号用に用いられるとする。信号源１
０によって供給されるディジタル文字はここでは文字速
度または標本速度と称する第１の速度で与えられる。各
文字は説明の便宜上２進の８桁すなわち８ビットからな
る２とする。したがって各文字は２５６の異なったアナ
ログ信号の量子化しベルのうちのいずれか１つを表示す
ることができる。各文字を構成するビットのうちの第１
群は最上位ビット（ＭＳＢ）の４ビットからなり、４線
信号路１１を経由してバッファレジスタの対応する各段
の入力に接続され、それにそのビット群の情報を蓄積す
る。

図示の実施例では、このようなしジスタは２進カウンタ
１２に該当し、クロック信号源１４からアンドゲート１
６を経由してリード１３によつてカウンター２に加わる
ロードパルスの制御に従ってこのビットを入力する。こ
れらのビットは最上位ビット（ＭＳＢ）とともにカウン
タの最下段（第１図において）の次から入力する。最上
位以外のビットは最上位ビットの次の各順番の位置で対
応するカゥンタ段に入力する。この最上位ビット群（Ｍ
ＳＢ）は図示の実施例では４ビットにすぎないが、カウ
ンタ１２が余分なすなわち第５段を図の最下段すなわち
最上位のビット位置に有する理由は次第に明らかになる
。この最下段は地気入力を有するので、リード１３から
のロードパルスによって「０」に初期設定される。ディ
ジタル信号源１０からの各文字を構成するビットのうち
の第２群は同様に多線信号路１７を経由してバッファレ
ジスタの各段に加えられて蓄積され、このレジス外ま同
図ではカゥンタ１８として図示されている。

この蓄積は、カウソタ１２について前述したのと同じパ
ルスに応答して同時におこなわれる。クロック源１４は
適当な装置によってディジタル信号源１０と同期してい
る。

図ではこの装置はこれら２つの信号源を接続する同期回
路１９に相当する。通常、ディジタル信号のタイミング
は到来したディジタル信号から抽出してクロック源１４
の同期に利用するのがよい。

第１の同期クロックは到来するディジタル信号用に文字
速度で与え、同図ではアンドゲート１６の一方の入力に
加える水位ｚ出力として表示されている。クロック源１
４の第２の同期出力は同図において３２ＭＨｚ出力とし
て表示され、ゲート１６の駆動とカウンタ１２の内容の
レジスタ２１へのロードとをおこなうために使用し、こ
れについてはさらに後述する。なお、クロツク源１ ４
の３２ＭＨｚ出力はアンドゲート２４を通して接続され
ており、２ＭＨｚのクロックパルスで禁止されない限り
、カゥン夕１８の歩進とさらにアンドゲート２０の駆動
とをおこなつｏカウンタ１２および１８およびレジスタ
２１は、以下に述べるように、並列ビットのゲート入力
を通してロードし、カウンタまたはレジスタに含まれて
いる古い内容に上書きできるような従来の方式であって
よい。

ロードするときに歩進するのを防ぐような論理を有する
カワンタを使用するならば、ゲート２４を削除すること
ができる。このカウンタは勿論、信号源１０が供聯合す
るパルス符号化されたディジタル文字に使用されている
のと同じ符号化律に従って動作するのみならず、既述の
動作に通した周波数で計数する機能もなければならない
。例えば、クロツク源１４の第２の同期出力すなわち第
１図に示す３水位２出力は十分に高い周波数であるので
、カウン夕１８は「オー０ル０」状態からオーバフロー
する「フルカゥント」状態まで信号源１０からの信号の
１文字長の時間内で最下位ビット（瓜Ｂ）群にあるビッ
ト数を計数することができる。レジスタ２１は、リード
２２のクロツクパルスに応答して並列ビット入力をゲー
トするとともに、抵抗回路２３に並列ビット出力を連続
して供給しなければならない。抵抗回路２３は２進符号
化された入力信号の文字を受けてアナログ出力を発生す
る。この回路は複数の直列接続された抵抗からなる分圧
器を有し、この分圧器の両端を接地する。この回路の各
抵抗値は、信号源１０の供給するすべての文字の最上位
ビット群によって表示可能なすべてのアナログ信号レベ
ルを出力することができるように選定する。分圧器の両
端にある抵抗２６および２７は、４個の中間抵抗２８，
２９，３０および３１の各抵抗値の２倍の値をとるのが
よい。例えば、抵抗２６および２７は１０００オームの
抵抗器、抵抗２８乃至３１は５００オームの抵抗器がよ
い。５個の付加抵抗３２乃至３６は、それぞれ抵抗２６
または２７と同じ抵抗値であり、レジスタ２１の各段の
出力と４個の中間分圧抵抗２８乃至３１の各端子とをそ
れぞれ接続する。

この各タップ抵抗３２乃至３６をレジスタの各段に接続
し、どの段に所定の型の２進信号を入力してもその段に
対応する出力には全段にわたって同じ型の出力を生ずる
ようにしなければならない。信号源１０からの８ビット
文字１個について抵抗の数が少ない場合は流れる電流も
少ないので、回路２３に使用する抵抗器は抵抗許容差±
１パーセント級であることが望ましい。抵抗回路２３の
出力は端子３９から取り出し、この端子にはしジスタ２
１の最上位段のタップ抵抗も接続されている。

このレジスタ回路の出力を低域フィル夕４０１こ加え、
このフィル夕は信号源１０から供給される信号の標本速
度以下の遮断周波数を有する。フィル夕４０は、レジス
タ２１を周期的にロードするときにおこなわれるディジ
タル形の標本化によって派生するアナログ信号波形に含
まれる階段状振幅を平滑するために設けられている。第
１図に示すディジタル・アナログ変換器の動作を説明す
るために、時間対電圧波形をひとまとめにして第２図に
示す。

沙町ｚクロックパルスの１パルス時間には１個の３２Ｍ
Ｈｚクロツクパルスが含まれるので、両パルスが一致す
ると第１図のゲート１６が駆動されロードパルスをカゥ
ンタ１２および１８に供給する。３２Ｍ＆クロックの各
パルスごとにレジスタ２１はカウンタ１２の内容を標本
化している。

しかしゲート１６の駆動時にレジスタ２１に与えられる
情報は前の文字期間の終了時からある情報である。ロー
ド動作はクロックパルスの立上りでおこなわれるので、
レジスタ２１は新しいビットがカゥンタ１２内に揃うま
では前の情報を標本化する。次の３２ＭＨｚパルスすな
わち第２図の番号１のパルスによって、新しい最上位ビ
ット群をカウンタ１２からしジスタ２１へロードする。
この情報は直ちに抵抗回路２３で展開されて低域フィル
夕４０の入力に第２図の８Ｃで示す出力電圧振幅を与え
る。カウンタ１８もこの３２−ＭＨ２クロツクの番号ｉ
のパルスおよびそれム汎降の同パルス列の各パルスによ
って歩進する。

カウンタ１８が所定の計数値すなわち図示の実施例では
「フル・カウント」状態（１１１１）に達すると、その
カゥンタの出力がアンドゲート２０に加わり、このゲー
トは次の（歩進はク。ックパルスの立下りで起る）３２
ＭＨｚクロックパルスで駆動される。したがってゲート
２０が出力パルスを発生するとアナログ信号出力が増加
する。第１図の実施例では、ゲート２０の出力パルスを
用いてカウンタ１２が歩進したときに、この増加が起る
。後者のカウン外ま、信号源１０からの最上位ビット群
が初めから２進の「オール１」状態である場合も考慮し
て、前述のように１段追加されている。その場合は、ゲ
ート２０からの歩進パルスによってこのカウンタはリセ
ットされず、したがってレジスタ２１の入力に誤りが生
ずる可能性はない。そのかわり、カウンタ１２は（１０
０００）状態に歩進する。第２図に「カゥンタ１２内の
データ」として電圧波形をいくぶん誇張して示すように
、カウンター ２は３水位ｚクロックパルス列の番号９
のパルスに応答して歩進する。

この波形を「誇張して」と言ったのは、実際の電圧より
も計数値を説明し易いように表現しているからである。
したがって、図示のカウンタ内容は次のシーケンスをと
る。３２ＭＨｚパルス列の最初の番号０のパルス以前は
その内容は０であり、そのパルス中にカウンタ１２はあ
る正の値にロードされ、番号９のクロックパルス中にカ
ウンタ１２は歩進する。

パルス番号９で前記の歩準をおこなうために、カウンタ
１８にある最下位ビット群の初期値は７でなければなら
ず、このようにするとクロツクパルスを９個加えればカ
ウンタ１８はオーバフローする。

第１０番の３２ＭＨｚクロックパルスが来ると、最上位
ビット群の歩進済の値はレジスタ２１内で標本化され、
これによってアナログ信号出力をカゥンタ１２の最下位
ビット量子化しベル間隔分だけ増加させる。これによっ
てアナログ出力は第２図のレベルＤＥまで増加する。

このように、アナログ信号出力が増加する時期は文字期
間の最初にカウンタ１８に与えられた最下位ビット群の
値によって定まることがわかる。

低減フィル夕４川こよってこのアナログ信号を１文字期
間長にわたって平均すると、その平均アナログ振幅はそ
のディジタル入力文字に含まれる「１」のビットの合計
値に符合することになる。したがって、たかだか４ビッ
トまで計数できるレジスタ１８と５タップ付抵抗回路を
もってすれば、８ビットのディジタル入力、すなわち２
５６のアナログ信号レベルのうちのいずれか１つを表示
したディジタル入力、に相当するレベル分けと同程度の
結果を得ることができる。さらに、回路２３に必要な抵
抗値は２種類にすぎない。

回路を設計する場合、カウンタ１２および１８の処理す
る各群に含まれるビット数を調整する必要がある。最上
位ビット群に含まれるビット数を減らせば、アナログレ
ベルの基底分が減り、回路２３の布線と抵抗の製造工数
も減少する。しかしこれでは最下位ビット群に含まれる
ビット数が増加するので、これらの最下位ビットで表わ
される全文字にわたって１文字期間中に計数できるため
には、３水川ｚクロックの速度を実質的に速くしなけれ
ばならない。第１図の実施例は１文字期間長にわたる動
作について述べたので、これは１チャネル用デコーダの
動作である。

すなわち各情報信号路ごとに１個の変換器を設けなけれ
ばならない。この装置は信号路間の漏話が少ないために
利点がある。しかし、漏話が重大な問題とならず、クロ
ック速度を上げることができるような適用例では、第１
図の変換器を複数の信号路で時分割的に使用することが
できる。

このような時分割による利点は、必要な変換器数が少な
いことによる変換器の装置価格の減少および所定の各信
号路についてのフィル夕４０の出力における信号対雑音
比の著しい改善である。この教書は、同じ２ステップ形
のアナログ信号に伴なう各文字期間を減少することによ
って生ずる。したがって、このような階段状波形に起因
した雑音は、高周波領域に含まれており、フィル夕４０
によってたやすく除去することができる。第３図の部分
的なブロック図は、カウンタ１２の出力と展開抵抗回路
とを接続して所望のアナログ信号出力を発生する装置の
変形を示す。

第３図では各出力レベルに１個の低抗タップを使用して
いる。この装置は第１図について述べた装置より幾分複
雑であるが、非常に低精度に耐えるアナログ出力を発生
し、複雑のアナログ信号レベル間で変化するときの信号
の過渡的オーバシュートが少ない。第３図に用いられて
いる引用数字は、回路の構成要素が対応する場合は第１
図に用いたのと同一または類似である。第１図のカウン
タ１２からの５ビット出力を第３図の符号変換器４１を
通してレジスタ２１′の各段の入力へ接続する。

変換器４１は２進符号入力をｍ／ｎ（ｍアンドオブｎ、
ｎ者択ｍ）出力に変換する機能を有するのがよい。すな
わち、入力の２進数字Ｎを出力符号に変換する場合、変
換器４１の上側（第３図で）Ｎ本の出力リードを駆動し
他のり一Ｎま駆動しないようにする。したがってこの変
換器４１のＮ本の最下位ビット出力が駆動される。変換
器４１の２進入力がｍ個の離散的なアナログ信号レベル
を表わせるとすれば、カウンタ１２が信号源１０から４
ビットの最上位ビット群を受けて１文字期間中にあとか
ら１段歩進した場合は、図示の実施例では５ビット入力
で１７レベルが必要となる。カウンタ１２の「オールｏ
ｊ出力は単にレジスタ２１′から抵抗回路２３′への出
力がないことを示すにすぎないので、変換器４１はこの
２進の信号状態を無視しレジスタ２１′へは１６本の出
力を与えるだけでよい。入力の２進５ビットを出力の１
６ビットに変換するような変換器の実施例についての概
略説明は、後に第４図と関連して論ずる。レジスタ２１
′は前述の第１図のレジスタ２１と同じ種類であるが、
第１図の５段とは異なり１６段からなる。

抵抗回路２３′は、第１図に示す抵抗回路の変形であり
、すべて同一の抵抗値、例えば１０キロオームの１針固
の抵抗４４を有し、レジスタ２１′の各段の出力と共通
の出力端子３９′とを接続する。回路２３′は、ｍ／ｎ
符号の入力文字を受けて対応の直線性を有する領域を超
えて変化することもあるような振幅を有するアナログ出
力を出ずる。この実施例では、端子３９′と地気との間
に接続した負荷抵抗２７′は抵抗４４よりほぼ２桁小さ
いので、約１００オームの抵抗を充当すればよい。信号
源１０からの８ビット文字には駆動する抵抗数が少なく
電流も少ないものがあるので、第３図の実施例の回路２
３′の各抵抗は抵抗許容差土１０パーセント級とするこ
とができる。第３図の実施例では、信号の階段状変化が
小さく、信号の過渡的オーバシュートが少なく、低雑音
のアナログ信号を大きな抵抗許容差で出力する性能を有
する。このような利点は、抵抗回路２３′の内部および
レジスタ２１′への接続部の抵抗および布線を増加する
ことによって得られる。

しかし必要な抵抗値はわずか２種類である。第４図は第
３図の変換器４１の可能な実施例の１つを詳細に示す図
である。

５本の入力リードＡ，Ｂ，Ｃ，ＤおよびＥによってカウ
ンター２からこの変換器４１へ信号を送る。

この信号を論理穣すなわちアンドゲートの粗４２へ加え
、その出力を次に論理和ゲートの組４３の入力へ接続す
る。第４図の変換器の入力リードのうちのある数本のり
ードの近くに記載されているいくつかのアンドゲートは
、これらのゲートから離れた位置にある入力リードから
の入力が接続されており、この場合これら離れたりード
からの入力はその離れたり‐ド‘こ対応する飛越記号を
円内に表示するにとどまる。またゲート組４２のうち最
下部（第４図で）にあるゲート４５は同ゲート組の最上
部のゲート５４の出力からの入力も有し、この入力は円
内の飛越信号ＡＢで表示され、この最上部のゲート５４
の出力信号すなわち変換器入力ＡおよびＢが論理レベル
「１」となったとき出力される論理信号「１」を意味す
る。さらに、ゲート組４３のうちのあるオァゲートには
この変換器入力Ａ乃至Ｅから直接入力を受ける。このオ
アゲ−ト出力によって変換器４１の１５本の出力を与え
、入力Ｅは直接この変換器を通過して第１句蚤目の出力
を与える。変換器４１内の結線は簡単に要約することが
できる。例えば、変換器の各入力は、直接または１個の
オアゲートだけを経由して、５ビットの２進文字入力が
２進の「１」を１桁のみ有する場合のそれに対応するＩ
Ｇ隼法の値に相当した出力リードに変換器出力を与える
ように接続する。さらに、変換器の各入力はオアゲート
組４３の他のゲートにも接続され、上述の今出力を与え
た対応出力ＩＪ−ドより上（第４図において）にあるリ
ードに変換器出力を与えるようにする。変換器の各入力
をさらに使用して、ゲ−ト組４２内にありかつ上記変換
器入力より下（第４図において）の変換器入力につなが
っているアンドゲートを駆動し、このアンドゲートをオ
アゲートの入力に接続して、最初に述べた入力接続をな
した１本の入力リードが論理レベル「１」であるような
５ビットの２進信号表示のうち他のり−ド‘こも論理レ
ベル「１」を有するものに対応してそのＩＧ隼法の値に
相当する変換器出力リードーこ信号出力を与える。例え
ば、入力リードＣのみが駆動されたとする。

この入力は１坊隼法の４を意味する２進数である。した
がって、入力Ｃはオアゲート組４３を通り変換器出力の
４に接続する。入力ＣはさらにＩＪ−ド４６を経由して
オアゲート４７，４８および４９の入力に接続し、これ
らのゲートによって変換器出力の１、２および３の信号
レベルがそれぞれ定まる。最後に、入力Ｃが「１」であ
りかつ入力Ｃ以外の他の変換器入力も２進文字形式で付
勢されている場合は、同じ入力Ｃがアンドゲート５０，
５１，５２および５３をも駆動し、変換器出力の５、６
、７および１２乃至１５をそれぞれ駆動可能な状態にす
る。第５図は本発明の他の実施例を示し、これはセグメ
ント・パルス符号変調（ＰＣＭ）、すなわち対数圧伸、
信号のディジタル・アナログ変換機能を有する。

この実施例では第１図の信号源１０から与えられた８ビ
ットの２進符号器の最上位ビットが符号ビットであり、
このビットは１ビット・レジスタ５６の信号状態を制御
するように接続される。最上位ビット群の他の３ビット
は対数的に大きさが増加する種々の振幅セグメントを規
定し、表示されるべきアナログ振幅の全領域をカバーす
る。これらの３ビットをカウンター２′の入力に加え、
この実施例ではこのカウンタはこれらの入力を４段のう
ちの下位３段に加えられている。最後に最下位ビット群
の４ビットは等間隔の振幅レベルを規定し、この間隔を
用いて上記各振幅セグメントの全領域を細分する。これ
らの最下位ビットは、第１図のカウンタ１８に入力して
第１図について既述したのと同じように利用し、各文字
期間に１回カウンタ１２′を歩進させる。２進カゥンタ
１２′の４本の出力を変換器４１′に加え、この変換器
は第４図に示すものと同じ種類であるが、ただ入力接続
は４本、出力は８本のみ設けられている。

したがって、変換器４１′は第４図の上部から入力Ｄお
よび出力８までに相当し、この入出力より下の回路はす
べて削除したとする。レジスタ２１″は８段を有し、そ
の他の点では第１図のレジスタ２１と同一である。

抵抗回路２３″は第１図の回路２３と同種類であるが、
これはｍ／ｎ符号の入力信号文字を受信するので、振幅
セグメントの対数的に増加する領域に対応した部分を超
えて変化することのできる振幅をもったアナログ出力を
発生する。回路２３″は２紙の等しいタップ抵抗を有し
、レジスタ２１″の出力を５００オームの直列に接続し
た抵抗２８乃至３１にあるタップに接続する。しかしこ
の実施例では、タップ抵抗には２キロオームの抵抗を割
り当てるのがよい。レジスタ２１″の出力を回路２３１
の一方の組の各タップ抵抗にアンド論理ゲートの第１の
組５７を経由して加える。これらの同じレジスタ出力を
さらに回路２３″の他方の絹のタップ抵抗にアンドゲー
トの第２の絹５８を経由して接続する。後者の組の各ゲ
ートは、同図に明記したィンバータ５９，６０および６
１の如き信号ィンバータを経由して第２の組のタップ抵
抗の対応する１つに接続する。２組のアンドゲート５７
および５８はさらに１ビットの符号レジスタ５６の相補
的な信号出力によって駆動される。

すなわち、レジスタ２１〆の出力は、符号ビットが一方
の極性を示すときはゲート組５７を通して直接抵抗回路
２３＾へ加え、これらの同じ出力を符号ビットが他方の
極性を示すときはゲート組５８およびィンバータを通し
て回路２３″へ否定をとった形で加える。言い替えれば
、レジスタ２１″のある所定の段からの出力が符号ビッ
トの一方の樋性に応じて回路２３＾へ１単位の電流を流
すとすれば、符号ビットが他方の極性を示すときその同
じレジスタ出力はしジスタ回路２３″に電流を流さない
。その結果、双極性の２進符号入力信号によって単極性
のアナログ出力信号形式のすべての振幅ステップが対応
することになる。第５図に示す実施例では、タップ抵抗
を２組使用して同一タップにつながっているィンバータ
およびアンドゲートの出力の間の相互作用を防止してい
る。本発明はその特定の実施例について述べたけれども
、当業者が容易になすことのできる付随的な変形および
実施例は、本発明の意図および範囲内に含まれることは
明らかである。

本発明を要約すれば次のとおりである。

‘１１ 所定の持続期間のパルス符号文字に応動して出
力アナログ信号を前記文字の第１の部分で定まる第１の
振幅で出力する手段と、前記アナログ信号の振幅を前記
期間のうち前記文字の第２の部分によって定まる期間の
間第２の振幅に変化させる手段との組合せである。

‘２１前記第１項の組合せにおいて、前記変化させる手
段は前記アナログ信号の前記第２の振幅部分を前記期間
の最後の部分に配置する手段を含む。

‘３｝ 前記第１項の組合せにおいて、前記出力手段は
前記文字の最上位ビット群に応敷して前記第１のレベル
を決定する手段を含み、前記変化させる手段は前記文字
の最下位ビット群に応動して前記一部の期間を決定する
手段を含む。

｛４１ 情報の値をディジタル表示した文字のうち第１
のパルス符号信号ビット群に応動して前記文字に対応し
たアナログ信号のレベルを部分的に決定し、その文字の
各ビットが所定のパルス符号化律に従って異なった重み
の量子化間隔を表わすような手段と、前記文字の第２の
パルス符号信号ビット群に応動して第２のビット群が表
わす値によって定まる文字の期間内のある時期で前記ア
ナログ信号を増加させる手段とからなるディジタル・ア
ナログ信号変換器である。

同 情報の値をディジタル表示した文字のうち第１のパ
ルス符号信号ビット群に応動して前記文字に対応したア
ナログ信号のレベルを部分的に決定し、その文字の各ビ
ットが所定のパルス符号化律に従って異なった重みの量
子間隔を表わすような手段と、前記文字の第２のパルス
符号信号ビット群に応動して第２のビット群が表わす値
によって定まる文字の期間内のある時点で出力パルスを
出力する手段と、該決定する手段内にありかつ前記出力
パルスに応動して前記レベルの部分を前記第１のビット
群の所定の量子化間隔の値と同じ量だけ増加させる手段
とからなるディジタル・アナログ信号変換器である。

｛６｝ 前記第５項の変換器において前記レベル決定手
段は、前記第１の信号ビット群を第１の所定の速度で周
期的に標本化する手段と、前記標本化手段からの信号ビ
ット群の標本値をアナログ信号に変換する手段とを含む
。

‘７ー 前記第５項の変換器において前記出力手段は、
所定の速度で標本化した前記第２のビット群の標本値を
カゥンタにロードする手段を有する力ウンタと、前記カ
ウンタの内容を前記標本値が「オール０」である場合に
前記標本速度の１周期の間に前記カウンタをオーバフロ
ーさせることができるような速度で歩進させる手段と、
前記計数手段が「フルカウント」に達したのに応じて前
記出力パルスを出力する手段とを含む。

‘８）前記第７項の変換器において前記レベル決定手段
は、レジスタと、 パルス計数手段と、 前記出力パルスに応じて前記計数手段を歩進させる手段
と、前記計数手段の内容を前記レジスタに前記歩進速度
と同速度で周期的に転送する手段とを含む。

‘９’前記第８項の変換器において、 出力端子と 前記レジスタの各段の出力を前記出力端子へ結合するよ
うに接続した抵抗回路とが設けられている。

‘１０ 前記第９項の変換器において前記抵抗回路は、
基準様子と、前記の出力と基準端子間に接続された負荷
抵抗と、前記負荷抵抗の抵抗値とほぼ同じ抵抗値を有し
前記基準端子に一方の端子を接続させた別の抵抗と、各
々がほぼ同一の抵抗値を有し、その抵抗値は前記負荷抵
抗の約半分であるような複数の抵抗とを含み、前記複数
の全抵抗は前記出力端子と前記付加した抵抗の他方の端
子との間に直列に接続し、各々が前記負荷抵抗とほぼ同
一の抵抗値を有しかつ各々が前記レジスタの異なる段の
出力と前記直列接続した抵抗の異なる端子との間に接続
された別の複数の抵抗とを含む。

（１１）前記第１０頁の変換器において、低減フィル夕
を接続して前記出力端子から信号を受信し、前記フィル
夕は前記第２のビット群の標本速度の半分以下の遮断周
波数を有する。

（１２）前記第８項の変換器において、 前記レジスタはｍ段を有し、 前記周期的転送手段は前記第１のビット群の前記所定の
符号をｍ／ｎ符号に変換する符号変換器を有し、ｎは、
前記第１のビット群が表わす値に相当するアナログ信号
レベルを表わし、さらに前記ｍ／ｎ符号のｎ個の最下位
ビット位置のみが駆動されることを表示する。

（１３ 前記第１２頁の変換器において抵抗回路は前記
決定手段に含まれかつ、出力端子と、 基準端子と、 前記の出力と基準端子間に接続された負荷抵抗と、各々
がほぼ同じ抵抗値を有する複数の抵抗とを含み、この抵
抗は前記負荷抵抗の抵抗値より実質的に大きく、前記複
数の各抵抗は前記出力端子と前記レジスタの異なる段の
出力との間に接続する。

（ＩＱ 前記第ＩＺ頁の変換器において前記決定手段は
抵抗回路を有し、その抵抗回路は、出力端子と、 基準端子と、 前記の出力と基準端子間に接続した負荷抵抗と、前記負
荷抵抗の抵抗値とほぼ同じ抵抗値を有し、一方の端子を
前記基準端子に接続された別の抵抗と、各々がほぼ同じ
抵抗値を有する複数の抵抗とを含み、その抵抗は前記負
荷抵抗の抵抗値の約半分であり、前記複数の全抵抗は前
記出力端子と前記付加した抵抗の他方の端子との間に直
列に接続し、さらにこの抵抗回路は、各々が前記負荷抵
抗とほぼ同じ抵抗値を有しかつ各々が前記レジスタの異
なる段の出力と前記直列接続した抵抗の異なる端子との
間に接続されている別な複数の抵抗を含む。

１５）前記第１４頁の変換器において、 前記所定の符号はセグメント・パルス符号であり、前記
第１のビット群の最上位ビットはそれによって表示され
る信号の符号を表わし、同君羊の他のビットは大きさが
増大するセグメントを規定する複数の振幅のうちの１つ
を規定し、このような他のビットは前記決定手段のカウ
ンタの異なる段の入力に加え、前記第２のビット群は前
記第１のビット群内で規定された前記セグメントのうち
の１個の中で複数の等しい振幅間隔の１つを規定し、前
記第２のビット群のビットを前記出力手段のカウンタに
加え、別のレジスタを設けて前記第１のビット群の前記
最上位ビットを受信し、２組の選択的に駆動できるゲー
トを接続して前記レベル決定手段のレジスタの出力を前
記抵抗回路へ加え、反転手段は前記２組のゲートの一方
を前記抵抗回路に接続し、前記２組のゲートのうちの一
方または他方を前記別設置のレジスタの２進信号状態に
応じて駆動する。

（１６）情報の値をディジタル表示した文字の第１のパ
ルス符号信号のビット群に応敷して対応するアナログ信
号のレベルを部分的に決定する第１の回路を有し、その
文字の各ビットは所定のパルス符号化律に従って異なる
重みの量子化間隔を表わし、同文字の第２のビット群に
応動してそのアナログ信号のレベルを部分的に決定する
第２の回路を有するディジタル・アナログ変換器であっ
て、この変換器は、第１の回路は第１のビット群が表わ
す値に相当する第１のアナログ信号レベルを出力し、第
２の回路は出力パルスをその文字期間内の選択可能な時
期で出力する回路を有し、この時期は第２のビット群が
表わす値によって決定され、第２の回路はさらに出力パ
ルスを第１の回路に接続して第１のアナログ信号レベル
を第１のビット群の所定の量子化間隔の値に等しい量だ
け増加させる回路を含むことを特徴とする。

【図面の簡単な説明】

第１図は本発明によるディジタル・アナログ変換器の簡
単な機能図、第２図は第１図の変換器の動作の理解を助
けるタイムチャート、第３図は第１図の変換器の変形部
分を示す機能図、第４図は第３図に用いられる符号変換
器の一方式を示す回路図、第５図は第１図の変換器をさ
らに変形した部分を示す機能図である。 〔主要部分の符号の説明〕、供給する手段…・・・１１
，１２，２１及び２３、変化させる手段・・・・・・１
７，１８及び２０。 第１図 第２図 第３図 第４図 第５図

Claims (1)

1. 【特許請求の範囲】 １ 複数のビツトからなり所定の持続期間を有するパル
   ス符号文字を、アナログ出力信号に変換するデイジタル
   ・アナログ変換器であって、 該変換器は、 パルス符号文字の前記複数のビツトのうち、第１のグ
   ループのビツトに応動して、振幅が該第１のグループの
   ビツトの符号化された値を表わす第１のアナログ信号を
   供給する手段（例えば１１，１２，２１及び２３）と、
   パルス符号文字の前記複数のビツトのうち第２のグル
   ープのビツトに応動して、前記第１のアナログ信号の振
   幅を、前記所定の持続期間のうちの一部の期間の間変化
   させて第２のアナログ信号を供給する手段（例えば１７
   ，１８及び２０）とを含み、 所定の持続期間のうちの
   前記一部の期間はパルス符号文字の前記第２のグループ
   のビツトの符号化された値に従って決められ、 第１の
   アナログ信号の前記振幅の変化はパルス符号文字の前記
   第１と第２のグループのビツトの符号化された値とは独
   立に決められ、 これにより前記アナログ出力信号は前
   記第１と第２のアナログ信号の振幅を前記所定の持続期
   間に亘り平均した値となるようにしたデイジタル・アナ
   ログ変換器。