JPS60145595A - 集積回路ランダム・アクセス・メモリ装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 し産業上の利用分野］ 本発明は一般にランダム・アクセス・メモリ（ＲＡＭ）
装置、さらに、具体的には表示もしくは印刷装置のため
の高速クリアもしくはりセラ１〜手段を有する、ＲＡ　
Ｍ装置より成るバッファ・メモリに関する。

［従来技術］ ごく最近の全点アドレス可能（Ａ　Ｐ　Ａ）ラスク表示
設計構成においては１表示さるべき像は点毎に動的ＲＡ
　Ｍ装置より成るフレーム・バッファであるメモリ・サ
ブシステム中に記憶されている。

この設計は各ピクセルを独立に更新出来、任意の複雑な
像が発生出来る様になっている。この設計は表示のより
大きな柔軟性を与えるが、又表示さるべき像のビット数
が多くなったために高性能の表示手段を必要とした。

一般にフレーム・バッファは２つの主な機能を有する。

１つはフレーム・バッファを更新してその表わす像を変
更する事であり、他はビデオ・モニタをリフレッシュす
る事である。この２つの機能はフレーム・バッファの利
用可能な帯域幅に対する要求が増大する。メモリ・コス
トが減少し、像の複雑さが増し、成る応用では解像力が
増したためにフレーム・バッファの寸法が大きくなり、
帯域幅に対する要求もこれに比例して大きくなった。

初期の表示装置は半導体メモリが極めて高いために、像
を記憶するのに磁気ディスク及びドラムを使用した。後
になって半導体メモリがより経済的になるにつれ、成る
表示装置は大規模集積シフト・レジスタを使用する様に
なった。磁気的メモリ及びシフト・レジスタ型のメモリ
は比較的低速度であるので、これ等の型のメモリを使用
する表示装置は解像力が低いか及び／もしくは性能が劣
る傾向にある。集積回路ランダム・メモリが安価になり
ＡＰＡラスタ走査表示装置に使用される様になったのは
ごく最近の事である。

通常の集積回路ＲＡＭ装置は従来周知である。

例えば米国特許第３３８７２８６号はＦＥＴを使用した
ＲＡＭ装置を開示している。この装置では各メモリ・セ
ルは複数の語線のうちの少なく共一本に結合され、複数
のビット線のうちの少なく共一本に結合されている。メ
モリ装置の一つのメモリ・セルは読取りもしくは書込動
作に対して−サイクルでアクセスされている。

成る初期の集積回路ＲＡＭは同時消去を特徴としている
。例えば米国特許第４１７２２９１号は電気的情報メモ
リ中に記憶されているすべての情報を同時に消去して、
予定の新らしい情報のパターンを表示するための電子回
路を開示している。

この特許のメモリは双極性静的メモリであるが、各メモ
リ・セルの予定の側に追加のトランジスタ電流回路を有
する。各行に沿うメモリ・セルの追加のトランジスタ電
流回路が追加の語線に結合され、この語線はその行のた
めの電流スイッチに接続されている。適切な信号が電流
スイッチを付勢して、打電流を一時的に追加の語線に転
流し、これによって古いデータを消去し、メモリ装置に
予定の情報パターンを導入している。

一時に多数のビットを消去する事を特徴とする他の従来
の集積回路は米国特許第４０９９０６９号に説明されて
いる。この特許に従えば、メモリ・トランジスタは２つ
の島の一つの中にブロックとして配列されている。選択
されたブロック中に記憶されたデータの消去はすべての
メモリ・トランジスタのゲートを第２の電圧に結合し、
第２の電圧を該選択ブロック中のメモリ・トランジスタ
の基板に印加する事によって行われている。

一部の市販されている集積回路ＲＡＭ装置は多くのメモ
リ・セルに書込むための改良モードを特徴としている。

その−例としてＴｅｘａｓＩｎｓｔｒｕｍｅｎｔｓ社の
ＴＭＳ１６４　６４ＫＲＡＭは高速アクセスのための頁
モード動作を特徴としている（Ｔｅｘａｓ　Ｉｎｓｔｒ
ｕｍｅｎｔｓ　１９８０年７月刊、１９８２年３月改訂
Ｃａｔａｌｏｇ第４０−５３頁参照）。

この頁モードによれば、−頁をなす多数のビットがメモ
リ配列体へ書込まれ、読取られている。頁モード動作に
よって、行のアドレスを一定に保持し、列アドレスをス
トローブする事によって高速メモリ・アドレスが可能に
なる。これによれば約３０％乃至５０％のアクセス速度
の改良が可能である。なんとなれば同じ頁の順次行アド
レスを設定し、ストローブするのに必要な時間が除去さ
れるからである。この様な頁モード動作はＡＰＡ表示フ
レ〜ム・バッファのリセットを高速化するのに役立つと
云える。

この様なＡＰＡラスク走査表示設計形式においてしばし
ば生ずる障害はメモリ・サブシステム、さらに具体的に
はフレーム・バッファの利用可能な帯域幅が制限されて
いる事である。

［発明が解決しようとする問題点］ 本発明の主目的はＡＰＡ表示装置のための高速クリア機
能を有する集積回路ＲＡＭ装置を与える事にある。

本発明に従えば改良された集積回路ＲＡＭ装置が与えら
れる。

本発明に従えばＡＰＡ印刷装置のための高速クリア機能
を有する集積回路ＲＡＭ装置が与えられる。

本発明に従えば改良されたＡＰＡ表示装置が与えられる
。本発明に従えば改良されたＡＰＡ印刷装置が与えられ
る。

［問題点を解決するための手段］ 本発明に従えば、複数の語を有する集積回路ＲＡＭが与
えられる。各語は語線に接続された、ビット列に配列さ
れる。語のビットが行を形成して、各列のすべてのビッ
トがビット線に接続されている。各語線及び各ビット線
をアドレスして、選択されたビットに選択されたビット
線の状態を書込む装置及び選択ビットを感知する感知増
幅器が与えられている。さらに改良点として信号をすべ
てのビット線に結合させる装置、上記結合装置を付勢し
て、上記信号をすべてのビット線に接続する高速リセッ
ト制御装置が与えられる。選択された語線を付勢する事
によって、該選択語線に接続されているすべてのビット
は上記信号の状態にリセットされ、これによってＲＡＭ
のリセット時間が短かくされる。

この様にして上述の改良されたＲＡＭメモリ配列体を有
するバッファ・メモリを使用する事によってバッファ・
メモリの語が一時にリセットされ、バッファ・メモリ中
に記憶されていた像はより短かい時間でクリアされ、上
記バッファ・メモリの更新速度が改良される。

［作用］ 本発明に従い、従来の語配列ＲＡＭ装置のビット線にリ
セッ１〜状態を示す信号を同時に与える簡単な高速リセ
ッＩ−機構が与えられ、ピッ１−毎でなく語毎にリセッ
ト可能なＲＡＭ装置が与えらる。

［実施例コ 第２図の全点アドレス可能（ＡＰＡ）ラスク走査表示シ
ステム１０は主プロセツサ１２、主メモリ１４、グラフ
ィック・プロセッサ１６を含みこれ等は互にシステム・
バス２０によって接続されている。グラフィックス・プ
ロセッサ１６がフレーム・バッファ１００を駆動する。

フレーム・バッファ１００はビデオ・モニタ１８上に表
示されるべき絵のビット・マツプ像を含む。本発明に従
い、フレーム・バッファ１００は高速リセット機構を有
し、これによってフレーム・バッファ１゜Ｏは一時に一
行同時にリセット可能になり、新らしい像データによる
フレーム・バッファの高速更新が達成される。

通常のＡＰＡラスタ走査表示装置は一般に周知であるの
で簡単に説明するとＡＰＡラスタ走査表示装置１０はＣ
ＲＴであるビデオ・モニタ１８を、ＣＲＴスクリーンの
左から右及び上から下に繰返し走査する事によって像が
形成される。ＣＲＴの電子ビームの強度がスクリーン上
の離散的点（ピクセル）で適切に修正され、各ピクセル
に強度のサンプルとしての像情報が提示される。表示さ
れるべき像はフレーム・バッファ１００を形成する集積
回路動的酸化金属半導体（ＭＯＳ）ＦＥＴランダム・ア
クセス・メモリ（ＲＡＭ）中に点毎に記憶される事が好
ましい。

フレーム・バッファ１００に関連して２つの主要な動作
が遂行される。即ちフレーム・バッファ１００は、表示
さるべき斬らしい像で周期的に更新される。第２にフレ
ーム・バッファ１００に含まれるビット像は周期的にビ
デオ・モニタ１８をリフレッシュするのに使用される。

この様なＡＰＡ表示装置１ｏの場合、リフレッシュ過程
に必要な帯域幅は一般に表示されるピクセルの数及びリ
フレッシュ率に比例し、他方更新過程の帯域幅の要件は
一般に特定の応用の応答時間に依存する。ＲＡＭのコス
トが下り、成る応用では複雑な像を表示する必要が生じ
たために、フレーＩＮ１００の寸法が増大するにつれ、
フレーム・バッファ１００の帯域幅に対する要求もこれ
に伴なって増大した。

上述の如く、ビデオ・モニタ１８上の像は連続してリフ
レッシュしなければならず、この事は連続的なメモリ・
アクセス゛を必要とする。スクリーンがリフレッシュさ
れる率はフリッカを避けるために比較的高速でなければ
ならない。フレーム・バッファ１．００は、例えば１０
２４Ｘ１０２４ビットの寸法を有し、例えば６４にビッ
トのＲＡＭチップを使用して現実される。１０２４ｘ１
０２４ビツト・フレーム・バッファが一秒間に６０回リ
フレッシュされると、ビデオモニタ１８は毎１２ナノ秒
毎にピクセルを表示しなければならない。

この結果、ビデオ・リフレッシュ過程を維持するために
代表的にはいくつかのビットを並列にアクセスしなけれ
ばならない。従って１０２４Ｘ１０２４ビツト・フレー
ム・バッファ１００は例えは１６個の６４にビットＲＡ
Ｍチップを使用して具体化され、−サイクルに各１６個
のチップから１つのビットが並列に読出される。しかし
ながら帯域幅の限界のために、フレーム・バッファ１０
０を更新するのには水平及び垂直復帰期間中のアイドル
時間だけが使用されていた。絵の高速更新も望まれるの
で、フレーム・バッファ１００の並列更新も必要である
。

絵の高速更新を達成する一つの方法は、フレーム・バッ
ファ１００の全ビット・マツプを先ずクリアして、これ
を既知の首尾一貫した値、例えばすべてＯにセットしな
すお事である。次にフレーム・バッファ１００は適切な
ビット・マツプ位置中に１だけを書込む事によって更新
される。多くの像は０の数がかなり多いので、この方法
によってフレーム・バッファ１００の更新をかなり高速
化する事が出来る。本発明に従えば、従来の如く一時に
一ビツトでなく一時に一部の割合でフレーム・バッファ
１００をクリアする事によってフレーム・バッファ１０
０の更新をさらに著しく高速化することが出来る。以下
本発明の詳細な説明する。

好ましい実施例においては、フレーム・バッファ１００
は別個のバッファとして示されているが、これは唯一の
あり方ではない。フレーム・バッファ１００は主メモリ
１４の一部として一体化されてもよい。フレーム・バッ
ファ１００は多くの方法で組織化出来る。例えば、第３
図を参照するにすべてのピクセルはビデオ・モニタ１８
上の走査線に沿う各語１１０中に仕切られる。客語１１
０は１６個のビットを含み、各Ｉ×１６の語１１０のビ
ットは１６個のメモリ・チップを与える事、そして客語
に（０，０）、（０，６４）、（０，６５）等の行、列
アドレスを与える事によってアドレスされる。

上述の如く、１６個のメモリ・チップの各々は動的ＲＡ
Ｍ装置である事が好ましい。通常の動的ＲＡＭ組識はこ
の分野の専門家にとって周知である。一般に、この様な
ＲＡＭ装置は複数のディジタル語を有し、客語はビット
の行中に配列され、語中のビットが列を形成している。

ＲＡＭ配列体は語及び語の各行をアドレスする装置及び
ビットの各行のための感知装置を有する。第１図を参照
するに、各６４にビットＲＡＭ装置は各２５６ビツトを
有する２５６語を有する組織体と考える事が出来る。こ
の様なＲＡＭ装置１２０のアドレスは８本のアドレス線
（図示されず）上に与えられる。列アドレスは語線駆動
装置１２２にとってどの語線が選択されるべきかを決定
し、行アドレスはビット線駆動兼感知増幅装置１２６に
よって、語線１２４上の選択された語のビットのうちの
どの選択されたメモリ・セル１２５中のピッ１−が出力
データとしてゲートされるかを選択する。

第１図を参照するに、本発明に従う動的ＲＡＭ装置１２
０は高速クリア人力１３０及びデータ・イン入力１３２
を有し、これ等の入力は論理装置１３４に接続され、論
理装置１３４の出力は２：１マルチプレクサ１３６に接
続されている。２つの電圧源ＶＤＤ及びＧＮＤは夫々論
理値ｔＬ　Ｉ　１１及びｒｒ　Ｏｎ夫々に対応していて
、マルチプレクサ１３６に与えられ、スイッチ・バンク
１３８によって、ビン１−線１２８に選択的に接続され
る。スイッチ・バンク１３８は又高速クリア入力１３０
の制御を受ける。ビデオ・モニタ１８をリフレッシュす
る通常のメモリ・アクセス動作の場合は高速クリア入力
１３０は低レベルにあり、スイッチ・バンク１３８中の
すべてのコンタクトは開いている。ピッ１−線１２８が
マルチプレクサ１３６の出力から切断されている事によ
り、ＲＡＭ装置１２０はその通常の方法で動作する。高
速クリア動作においてフレーム・バッファ１００を高速
に更新する場合には、高速クリア入力１３０が高レベル
になり、スイッチ・バンク１３８中のコンタクトを閉じ
、すべてのビット線１２８をマルチプレクサ１３６の出
力１３５に接続する。マルチプレクサ１３６の出力はデ
ータ・イン入力が夫々１もしくはＯのどのレベルにある
かに依存してＶＤＤもしくはＧＮＤのいずれかのレベル
にある。換言すれば、フレーム・バッファ１００がＯに
リセットされる時にはデータ・イン入力はＯでなくては
ならない。高速クリア入力１３０が高レベルになると、
ＧＮＤ電位（論理レベルＯ）がマルチプレクサ１３６の
出力１３５及びスイッチ・パンク１３８を介してすべて
のビット線に接続される。選択された語線１２４を高レ
ベルにする事によって特定の語線１２４が選択される時
は、選択された語線１２４に関連する各メモリ・セル１
２５はすべてのビット線１２８に存在する０が書込まれ
る。

さらに２５６本の語線１２４の各々を順次上昇させる事
によって、各語線１２４に関連するすべてのメモリ・セ
ル１２５、従って全フレーム・バッファ１００中のすべ
てのメモリ・セル１２５はデータ・イン人力１３２で指
定された状態にリセットされる。従って本発明に従えば
フレーム・バッファ１００をクリアするのにわずか２５
６メモリ・サイクルを要し、他方通常のＲＡＭフレーム
・バッファ１００の場合には、フレーム・バッファ１０
０中の１６個のすべての６４にビットＲＡＭをリセット
するのに６４０００のメモリ・サイクルを必要とする。

従って、現在の動的メモリ１２０を組込んだフレーム・
バッファ１００は高速リセット機構を装備する事によっ
て列毎のクリアが可能となり、リセット時間がかなり減
少され、従って更新速度が著しく改良される。

マルチプレクサ１３６の出力１３５は論理値１もしくは
Ｏのいずれかを有するディジタル信号を与えるものとし
て説明されたが、出力１３５は一般にアナログ信号を与
える事が出来る事に注意されたい。この場合、選択され
た語線１２４中のすべてのビットは高速リセットが与え
られた時点のアナログ信号の値にリセットされる。

第１図の高速リセット機構を有するダイナミックＲＡＭ
装置１００はＡＰＡ表示装置１０に関連して説明された
が、本発明の他の実施例や変更も可能である。第４図を
参照するに、データ入力２１ｏ、印刷プロセッサ２２０
、印刷ヘッド２３０及び頁バッファ２４０を有する全点
アドレス可能（ＡＰＡ）印刷装置２００は頁バツフア２
４０中に高速リセツ１−機構を有する動的ＲＡＭ１２０
を使用する事によって本発明を取入れる事が出来る。

ＡＰＡ表示装置１０の応用の場合と同様に、ＡＰＡ印刷
装置２００中の頁バッファ２４０も又更新速度の高速化
が望まれる。頁像を新らしい頁に変更したい場合には、
現在の頁は同様に先ずクリアされ、高速リセット機構を
有する動的ＲＡＭ１００の適切に選択されたメモリ・セ
ル１２５中に１だけを書込む事によって新らしい頁像が
頁バッファ２４０に書込まれる。本発明の高速リセット
機構を有する本発明の動的メモリ１２０を組込むバッフ
ァ２４０は別個のクリアを可能とし、これによって頁バ
ッファ２４０の更新速度が実質的に改良される。

第１図に示された高速リセット機構を有する動的ＲＡＭ
装置１２０は夫々第１図及び第４図に示されたＡＰＡ表
示装置１０及び印刷装置２００中のフレーム・バッファ
、頁バッファ１００．２４０に対して特に具体的に説明
されたが、メモリのクリア、即ちメモリを既知の一貫し
た値にリセットする事は一般に計算機システムの極めて
ありふれた動作である。その必要性はメモリの大部分が
成るタスクに使用する様に指定されていて、そのタスク
が必ずしもその指定された領域のすべてに書込みを必要
としない場合には、既知のリセット状態に書込まれない
領域があってもよいという事実から生じている。従って
本発明の高速リセッ１〜機構を有する動的ＲＡＭ装置１
２０は一般に多くの計算機メモリ・システムに応用され
る。

本発明は動的ＲＡＭに関連して説明されたが、これは唯
例示的実施例に過ぎない。他の実施例も又可能であり、
例えば本発明に従い高速クリア機構は静的ＲＡＭにも組
込む事が出来る。さらに、ＭＯＳ　ＦＥＴ　ＲＡＭが好
ましい実施例に関連して説明されたが、双極性１〜ラン
ジスタの如き他のスイッチング装置も使用出来、これで
置換できる。

本発明は上述の如き表示装置及び印刷装置のためにバッ
ファ・メモリを越えて応用性を有する。

本発明の恩恵を受ける若干の他の特定の応用にはメモリ
・キャッシュ・ディレクトリ及び移行ルック・アサイド
・バッファが含まれる。

［発明の効果コ 本発明に従い、従来の語配列ＲＡＭ装置のビット線、に
リセット状態を示す信号を同時に与える簡単な高速リセ
ット機構が与えられ、ビット毎でなく語毎にリセツ１〜
可能なＲＡＭ装置が与えられる。

【図面の簡単な説明】

第１図はフレーム・バッファの更新時間を減少するため
の、本発明に従う、高速クリア機構を有する動作ランダ
ム・アクセス・メモリ装置の好ましい実施例の概略図で
ある。第２図は別個のフレーム・バッファを有する全点
アドレス可能（ＡＰＡ）グラフィック表示装置の機能的
ブロック図である。第３図は例えば１６個の６４にビッ
ト動的ＲＡＭを使用した、１×１６毎に仕切られた１０
２４Ｘ１０２４フレーム・バッファを示した第１図に示
されたフレーム・バッファを示した図である。第４図は
第１図に示された好ましい動的ＲＡＭを組込んだ全点ア
ドレス可能（ＡＰＡ）印刷装置の機能図である。 １２０・・・・動的ＲＡＭ装置、１２２・・・・語線駆
動装置、１２４・・・・語線、１２５・・・・メモリ・
セル、１２６・・・・ビット線駆動兼感知増幅装置、１
２８・・・・ビット線、１３０・・・・高速クリア入力
、１３２・・・・データ・イン入力、１３４・・・・論
理装置、１３６・・・・２：１マルチプレクサ、１３８
・・・・スイッチ・バンク。 動的ＲＡＭ装置 第１図 第２図

Claims (1)

1. 【特許請求の範囲】 各々が語線に接続されるビット列として配列された記憶
   データの語を含み、上記語のビットは行を形成していて
   、各行のすべてのピッｌ−がビット線に接続された形式
   であり、各語線及び各ビット線をアドレスして、選択さ
   れたビット位置に選択されたビット線の状態を書込む装
   置及び選択されたビットを感知するため各ビット線毎に
   与えられた感知増幅装置を有する集積回路ランダｌトア
   クセス・メモリ装置において、 上記ビット線に信号を与える結合装置と、上記ピッ１−
   線に上記信号を接続するため上記結合装置を付勢する高
   速リセット制御装置とを含み、選択さｔｂだ語線を付勢
   する事によって、上記語線に接続されているすべてのビ
   ットが上記信号の状態にリセットされ、これによって上
   記ランダム・アクセス・メモリのリセット時間が減少さ
   れ乞事−を特徴とする集積回路ランダム・アクセス・メ
   モリ装置。