JPS60147155A - 出力回路 - Google Patents
出力回路Info
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- JPS60147155A JPS60147155A JP59002947A JP294784A JPS60147155A JP S60147155 A JPS60147155 A JP S60147155A JP 59002947 A JP59002947 A JP 59002947A JP 294784 A JP294784 A JP 294784A JP S60147155 A JPS60147155 A JP S60147155A
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- JP
- Japan
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- output transistor
- output
- and2
- transistor
- nch
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/01—Manufacture or treatment
- H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
- H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
- H10D84/0165—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs the components including complementary IGFETs, e.g. CMOS devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/01—Manufacture or treatment
- H10D84/02—Manufacture or treatment characterised by using material-based technologies
- H10D84/03—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology
- H10D84/038—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology using silicon technology, e.g. SiGe
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
- H10D84/82—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components
- H10D84/83—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET]
- H10D84/8311—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET] the IGFETs characterised by having different channel structures
Landscapes
- Electronic Switches (AREA)
- Control Of Indicators Other Than Cathode Ray Tubes (AREA)
- Devices For Indicating Variable Information By Combining Individual Elements (AREA)
- Control Of El Displays (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
本発明はサーマルヘッドドライブｍ１Ｃや、ＬＦＩＤド
ライブ用ＩＣのように大知；流を出力するための駆動用
工Ｃに関する。
ライブ用ＩＣのように大知；流を出力するための駆動用
工Ｃに関する。
一例として第１図にサーマルヘッドドライブ用ＩＣのロ
ジック図を示す。従来は第１図において出力トランジス
タ１や、入力プルダウンと場合によや異電源間のレベル
シフターを除けば、入力信号バッファ８．ｎビットのラ
ッチ４とシフトレジスタ５．出力バツファ６．ＡＮＤ２
等々のロジック部分のトランジスタのチャネル長はすべ
て同一でアク、そのＩＣの製造プロセスのミニマムディ
メンジョンが用いられている。（場合によりロジック部
のＰａｈとＮｃｈとで異なっている場合もある。）感熱
式のラインプリンタにおいては通常８２ビツトの出力を
有するＩＣが５４〜６４個ヘッド上に配置される。１ビ
ツト当シの出力電流は５０ｍＡ程度であるため、仮に全
ビットが同時にオンすれば５０Ｘ８２Ｘ６４ｍＡ＝１１
ＯＡの電流が一時に流れることになシ、電源コストが著
しく高くなる。電源コストを下けるため５４〜６４個の
ＩＣは４ブロツク＃１どに分はられ時分割的に出力時間
を割シ当てられるのが普通であるが、この場合でも一時
に流れる電流は２７Ａ程度と大きなものである。このよ
うな大きな電流が、同時にオフすると電源配線のりアク
タンス分により、はねかえ９電圧が生じ瞬間的に工ＣＫ
通常電源電圧よ少も過大な電圧が生ずる。この様子を第
２図に示す。αは出力トランジスタエのゲートレベル、
ｂは出力トランジスタを通って流れる電流、Ｃは出力ト
ランジスタのドレインにかかっている電圧であシ、出力
トランジスタ１がオンからオフニする４イミングでｒｃ
にスパイク電圧がかがる。バイポーラＩＣや片チャンネ
ルＭＯ８ではαの立下刃がそれはとシャープではないた
め発生するスパイク電圧は不さいが、ＣＭＤＥｊ−ＩＣ
の場合は。
ジック図を示す。従来は第１図において出力トランジス
タ１や、入力プルダウンと場合によや異電源間のレベル
シフターを除けば、入力信号バッファ８．ｎビットのラ
ッチ４とシフトレジスタ５．出力バツファ６．ＡＮＤ２
等々のロジック部分のトランジスタのチャネル長はすべ
て同一でアク、そのＩＣの製造プロセスのミニマムディ
メンジョンが用いられている。（場合によりロジック部
のＰａｈとＮｃｈとで異なっている場合もある。）感熱
式のラインプリンタにおいては通常８２ビツトの出力を
有するＩＣが５４〜６４個ヘッド上に配置される。１ビ
ツト当シの出力電流は５０ｍＡ程度であるため、仮に全
ビットが同時にオンすれば５０Ｘ８２Ｘ６４ｍＡ＝１１
ＯＡの電流が一時に流れることになシ、電源コストが著
しく高くなる。電源コストを下けるため５４〜６４個の
ＩＣは４ブロツク＃１どに分はられ時分割的に出力時間
を割シ当てられるのが普通であるが、この場合でも一時
に流れる電流は２７Ａ程度と大きなものである。このよ
うな大きな電流が、同時にオフすると電源配線のりアク
タンス分により、はねかえ９電圧が生じ瞬間的に工ＣＫ
通常電源電圧よ少も過大な電圧が生ずる。この様子を第
２図に示す。αは出力トランジスタエのゲートレベル、
ｂは出力トランジスタを通って流れる電流、Ｃは出力ト
ランジスタのドレインにかかっている電圧であシ、出力
トランジスタ１がオンからオフニする４イミングでｒｃ
にスパイク電圧がかがる。バイポーラＩＣや片チャンネ
ルＭＯ８ではαの立下刃がそれはとシャープではないた
め発生するスパイク電圧は不さいが、ＣＭＤＥｊ−ＩＣ
の場合は。
の立上り、立下ｐともシャープでありスパイク電圧を発
生させやすい。
生させやすい。
通常サーマルヘッドでは発熱体駆動電圧：Ｘ５Ｖが、出
力トランジスタ１のオフ時にそのドレインに印加されて
いるが、前記スパイクＷ圧：ｄＥ８０Ｖ近くにもなるた
め、ＩＣの最大定格としてけ８゜Ｖを要求されることに
なる。従来はスパイク電圧防止に電源ラインリアクタン
ス低減や電源パスコン追加といった工Ｃ外部への対策と
同時に、ＩＣの出力トランジスタをオフセット構造のよ
う１１圧の高いものを用いていた。耐圧を高めると出力
トランジスタは電流増幅率が低下してしまうため、チャ
ネル幅を拡げる、すなわちチップサイズを大きくするこ
とが必要になる。また、スパイク電圧忙よりラッチアッ
プが発生しないようにする点もチップサイズ増大をもら
し、電流駆動用ＩＣのコストアップの要因となっている
。
力トランジスタ１のオフ時にそのドレインに印加されて
いるが、前記スパイクＷ圧：ｄＥ８０Ｖ近くにもなるた
め、ＩＣの最大定格としてけ８゜Ｖを要求されることに
なる。従来はスパイク電圧防止に電源ラインリアクタン
ス低減や電源パスコン追加といった工Ｃ外部への対策と
同時に、ＩＣの出力トランジスタをオフセット構造のよ
う１１圧の高いものを用いていた。耐圧を高めると出力
トランジスタは電流増幅率が低下してしまうため、チャ
ネル幅を拡げる、すなわちチップサイズを大きくするこ
とが必要になる。また、スパイク電圧忙よりラッチアッ
プが発生しないようにする点もチップサイズ増大をもら
し、電流駆動用ＩＣのコストアップの要因となっている
。
本発明は以上述べてきた従来例の欠点を解決するための
もので、ＩＣチップの耐圧を従来より低くすることｋよ
りチップサイズ縮小すなわちチップコスト低減を計ると
同時に１ 工Ｃチップ外でのはねかえシミ圧防止対′策
を簡略化することを目的としてｈる。
もので、ＩＣチップの耐圧を従来より低くすることｋよ
りチップサイズ縮小すなわちチップコスト低減を計ると
同時に１ 工Ｃチップ外でのはねかえシミ圧防止対′策
を簡略化することを目的としてｈる。
ｃｍ要〕
本発明の％徴は、出力トランジスタ１のゲートニオフス
ルレヘルを与えるためのトランジスタのチャネル長を、
ロジック部分に一般に使われているトランジスタのチャ
ネル長よフも長くするとと ２ろにある。
ルレヘルを与えるためのトランジスタのチャネル長を、
ロジック部分に一般に使われているトランジスタのチャ
ネル長よフも長くするとと ２ろにある。
第１図において出力トランジスタｌは電流増幅能力大す
なわちチャネル幅が非常に長い。このため出力トランジ
スタ１のゲート容量二人力容刈・は通常数１０ Ｐ Ｆ
’程度と大きく力る。通常はそうした大きい容１を駆動
するために１遅れ時間を小さくする配慮からＡＮＤ２の
能力をＤｃｈ、Ｎｃｈとも大きく（チャネル長ミニマム
、チャネル幅大）設定しているが、本発明ではＡＮＤ２
のＨｃｈの能力を小さくするため、ＡＮＤ２のＮｃｈの
チャネル長をラッチ４やシフトレジスタ５等を構成する
トランジスタのチャネル長より長くする。出力トランジ
スタ１をオフさせるＫＦｉゲートをロウレベル忙すれば
よく、このロウレベルはＡＮＤ２（７）Ｎｃｈによって
与えられる。ＡＭＤ２のｕｃｈの能力を小さくした場合
のタイム千ヤードを第８図に示す。αは出力トランジス
タ１のゲートレベルであ、す、立上シは従来と同じであ
るが、立下シはＡＮＤ２のＮｃ、ｈの能力が小さいため
ゆり〈力覚下がる仁とになる。ゲートレベルがゆっく９
立下がれば、出力トランジスタ１の能力もゆりくシ連続
的に電化し、出力電流は第８図すのようになる。
なわちチャネル幅が非常に長い。このため出力トランジ
スタ１のゲート容量二人力容刈・は通常数１０ Ｐ Ｆ
’程度と大きく力る。通常はそうした大きい容１を駆動
するために１遅れ時間を小さくする配慮からＡＮＤ２の
能力をＤｃｈ、Ｎｃｈとも大きく（チャネル長ミニマム
、チャネル幅大）設定しているが、本発明ではＡＮＤ２
のＨｃｈの能力を小さくするため、ＡＮＤ２のＮｃｈの
チャネル長をラッチ４やシフトレジスタ５等を構成する
トランジスタのチャネル長より長くする。出力トランジ
スタ１をオフさせるＫＦｉゲートをロウレベル忙すれば
よく、このロウレベルはＡＮＤ２（７）Ｎｃｈによって
与えられる。ＡＭＤ２のｕｃｈの能力を小さくした場合
のタイム千ヤードを第８図に示す。αは出力トランジス
タ１のゲートレベルであ、す、立上シは従来と同じであ
るが、立下シはＡＮＤ２のＮｃ、ｈの能力が小さいため
ゆり〈力覚下がる仁とになる。ゲートレベルがゆっく９
立下がれば、出力トランジスタ１の能力もゆりくシ連続
的に電化し、出力電流は第８図すのようになる。
出力電流がゆりくフ変化すれば、はねかえり電圧が小さ
くなり、出力トランジスタ１のドレインにかかる電圧は
第８図Ｃのようになる。
くなり、出力トランジスタ１のドレインにかかる電圧は
第８図Ｃのようになる。
通常のロジック部分のＮｃｈ）ランジスタはチャネル幅
Ｗ対チャネル長ルの比がｌ：１の時に電源電圧５ｖで約
１００にΩ相当の出力インピーダンスを持つ。ロジック
部分で社一般にＷ≧Ｌで設計される。ここでＡＮＤ２の
ＮｃｈのＷ：Ｌを１：１０〜１：１００にすることによ
り、ｋＪｃｈｏｎ時の出力インピーダンスは１〜ＩＯＭ
Ωに出来、出力トランジスタ１のゲート容量が数１ｏｐ
Ｆとすれば、第８図αの立下りに数１０〜数１００μ就
の喧４定数を持−たせることか出来る。
Ｗ対チャネル長ルの比がｌ：１の時に電源電圧５ｖで約
１００にΩ相当の出力インピーダンスを持つ。ロジック
部分で社一般にＷ≧Ｌで設計される。ここでＡＮＤ２の
ＮｃｈのＷ：Ｌを１：１０〜１：１００にすることによ
り、ｋＪｃｈｏｎ時の出力インピーダンスは１〜ＩＯＭ
Ωに出来、出力トランジスタ１のゲート容量が数１ｏｐ
Ｆとすれば、第８図αの立下りに数１０〜数１００μ就
の喧４定数を持−たせることか出来る。
ロジック部分ではＬ平２〜５μｍであ５、ＡＮＤ２のＨ
ｃｈをＬ＝２０〜２００μｍＫすることはＩＣチップサ
イズへの影響は小さくて済む。
ｃｈをＬ＝２０〜２００μｍＫすることはＩＣチップサ
イズへの影響は小さくて済む。
ＡＮＤ２の出力に負荷容量を増加しても出力波形をなま
らせることけできるが、容ｆｉ：＃′ｉ大面積を必要と
し、またαの立上９もなオらせてしまうので実用的では
ない、ＡＮＤ２のチャネル長を長くスるかわシに、チャ
ネル幅を狭くしてもＡ’ＮＤ２の能力を小さくすること
は出来るが、通常ロジック部よル幅を決めるとばらつき
が極めで大きくなシこれも実際的でない。
らせることけできるが、容ｆｉ：＃′ｉ大面積を必要と
し、またαの立上９もなオらせてしまうので実用的では
ない、ＡＮＤ２のチャネル長を長くスるかわシに、チャ
ネル幅を狭くしてもＡ’ＮＤ２の能力を小さくすること
は出来るが、通常ロジック部よル幅を決めるとばらつき
が極めで大きくなシこれも実際的でない。
なお、第１図で１ＡＮＤ ２で示したが、実際には第４
図のようにＮＡＮＤ７とインバータ８とでパターン化さ
れる。第４図においてインバータ８と出力トランジスタ
１との間に、インバータラ更に偶数段追加してもよいが
、その場合には出力トランジスタ１のゲートの直前のイ
ンバータのみのＮＣｈのチャネル長を長くすればよい。
図のようにＮＡＮＤ７とインバータ８とでパターン化さ
れる。第４図においてインバータ８と出力トランジスタ
１との間に、インバータラ更に偶数段追加してもよいが
、その場合には出力トランジスタ１のゲートの直前のイ
ンバータのみのＮＣｈのチャネル長を長くすればよい。
なお、実施例では出力トランジスタがＮｃｈの場合につ
いてのみ述べて来たが、出力がｐ ｃ ｈ、やインバー
タやアナログスイッチの場合にも同様に適用し得る。
いてのみ述べて来たが、出力がｐ ｃ ｈ、やインバー
タやアナログスイッチの場合にも同様に適用し得る。
以上述べたように、本発明では゛出力トランジスタの出
力電流が時間的になだらかに減少させてオフさせるため
、出力トランジスタの、オフ時に出るはねかえｐ電圧を
小さくすることが出来、その結果工Ｃの耐圧を低くて済
ませることが出来るようになリチップコストを下げるこ
とが出来る。またＩＣチップ外でのはねかえシミ圧防止
等を簡略化することができる。
力電流が時間的になだらかに減少させてオフさせるため
、出力トランジスタの、オフ時に出るはねかえｐ電圧を
小さくすることが出来、その結果工Ｃの耐圧を低くて済
ませることが出来るようになリチップコストを下げるこ
とが出来る。またＩＣチップ外でのはねかえシミ圧防止
等を簡略化することができる。
第１図はサーマルヘッドドライブ用ＩＣのロジック図の
一例 第２図は従来の０ＭＯ８−工Ｃでのタイムチャート、第
８図は本発明の０ＭＯ８−ＩＣでのタイムチャート 第４図は第１図のＡＮＤゲート２の展開し１である。 １・・出力トランジスタ ２、、ＡＮＤゲート ８．６・・バッファ ２ ４０ｎピツトラツチ ５＠・ｎビットシフトレジスタ ７・・ＮＡＲＤゲート ８・・インバータ αｅ・出力トランジスタ１のゲートレベルｂ・・出力ト
ランジスタ１を流れる電流波形ＣＩＩ・出力トランジス
タ１のドレインにかかる電圧。 以 上 出願人 株式会社諏訪精工舎 代理人 弁理士最 上 務 第２図 、。。、 第３図
一例 第２図は従来の０ＭＯ８−工Ｃでのタイムチャート、第
８図は本発明の０ＭＯ８−ＩＣでのタイムチャート 第４図は第１図のＡＮＤゲート２の展開し１である。 １・・出力トランジスタ ２、、ＡＮＤゲート ８．６・・バッファ ２ ４０ｎピツトラツチ ５＠・ｎビットシフトレジスタ ７・・ＮＡＲＤゲート ８・・インバータ αｅ・出力トランジスタ１のゲートレベルｂ・・出力ト
ランジスタ１を流れる電流波形ＣＩＩ・出力トランジス
タ１のドレインにかかる電圧。 以 上 出願人 株式会社諏訪精工舎 代理人 弁理士最 上 務 第２図 、。。、 第３図
Claims (1)
- 出力トランジスタのゲートにオフするレベルを与えるた
めのトランジスタのチャネル長が、ロジック部分に一般
に使われているトランジスタのチャネル長よりも長いこ
とを特徴とする０ＭＯ８−ＩＣ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59002947A JPS60147155A (ja) | 1984-01-11 | 1984-01-11 | 出力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59002947A JPS60147155A (ja) | 1984-01-11 | 1984-01-11 | 出力回路 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25687294A Division JP2626581B2 (ja) | 1994-10-21 | 1994-10-21 | 出力回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60147155A true JPS60147155A (ja) | 1985-08-03 |
| JPH0582062B2 JPH0582062B2 (ja) | 1993-11-17 |
Family
ID=11543562
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59002947A Granted JPS60147155A (ja) | 1984-01-11 | 1984-01-11 | 出力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60147155A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63222425A (ja) * | 1987-03-11 | 1988-09-16 | Sanyo Electric Co Ltd | 非晶質シリコンゲルマニウム膜の製造方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS555067A (en) * | 1978-06-27 | 1980-01-14 | Suwa Seikosha Kk | Solar battery charging control circuit |
-
1984
- 1984-01-11 JP JP59002947A patent/JPS60147155A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS555067A (en) * | 1978-06-27 | 1980-01-14 | Suwa Seikosha Kk | Solar battery charging control circuit |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63222425A (ja) * | 1987-03-11 | 1988-09-16 | Sanyo Electric Co Ltd | 非晶質シリコンゲルマニウム膜の製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0582062B2 (ja) | 1993-11-17 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |