JPS60148221A - 出力回路 - Google Patents
出力回路Info
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- JPS60148221A JPS60148221A JP342484A JP342484A JPS60148221A JP S60148221 A JPS60148221 A JP S60148221A JP 342484 A JP342484 A JP 342484A JP 342484 A JP342484 A JP 342484A JP S60148221 A JPS60148221 A JP S60148221A
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- Japan
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- transistor
- turned
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
本発明はプッシュプル出力回路に関し、特にモータコイ
ルへの駆動電流を供給する際に用いて好適なものである
。
ルへの駆動電流を供給する際に用いて好適なものである
。
オーディオ機器の出力段、或いはモータ駆動回路の出力
段に、いわゆるプッシュプル出力回路が多用されている
。
段に、いわゆるプッシュプル出力回路が多用されている
。
本願発明に先立ち、本発明者は第１図に示す如き回路構
成のプッシュプル出力回路につき、下記に述べる如き検
討を行った。
成のプッシュプル出力回路につき、下記に述べる如き検
討を行った。
すなわち、ＰＮＰトランジスタＱｓのベースに第２図（
Ａ）に示す入力信号ＶＮＩＩを供給し、ＮＰＮトランジ
スタＱ２のペニスに第２図（Ｂ）に示す入力信号Ｖ Ｉ
Ｎ２を供給する。この結果、ＰＮＰトランジスタＱｓの
コレクタ電流は、入力信号ＶＩＮＩに対し第２図（Ｃ）
に示す如き、ターンオフ時間に遅延がみられた。また、
トランジスタＱ２のコレクタ電流は、入力信号ＶＩＮ２
に対し第２図（Ｄ）に示す如き、ターンオフ時間に遅延
がみられた。従って、Ｔ’ｓ期間、Ｔ２期間においては
、トランジスタ０１．Ｑ２を介して当業者間に貫通電流
として知られている大電流が流れ、場合によってはトラ
ンジスタＱｌ、Ｑ２が破壊されてしまうことが、本発明
者の検討により明らかにされた。
Ａ）に示す入力信号ＶＮＩＩを供給し、ＮＰＮトランジ
スタＱ２のペニスに第２図（Ｂ）に示す入力信号Ｖ Ｉ
Ｎ２を供給する。この結果、ＰＮＰトランジスタＱｓの
コレクタ電流は、入力信号ＶＩＮＩに対し第２図（Ｃ）
に示す如き、ターンオフ時間に遅延がみられた。また、
トランジスタＱ２のコレクタ電流は、入力信号ＶＩＮ２
に対し第２図（Ｄ）に示す如き、ターンオフ時間に遅延
がみられた。従って、Ｔ’ｓ期間、Ｔ２期間においては
、トランジスタ０１．Ｑ２を介して当業者間に貫通電流
として知られている大電流が流れ、場合によってはトラ
ンジスタＱｌ、Ｑ２が破壊されてしまうことが、本発明
者の検討により明らかにされた。
また、以上の如きターンオフ時間の遅延は、バイボーラ
トランジスタであるＱｌ、Ｑ２のベース蓄積電荷に起因
することが、本発明者の検討により判明した。
トランジスタであるＱｌ、Ｑ２のベース蓄積電荷に起因
することが、本発明者の検討により判明した。
本発明の目的は、プッシュプル出力回路を構成するたて
型接続されたトランジスタが同時にオン状態に動作する
ことを防止しえるプッシュプル出力回路を提供すること
にある。或いはトランジスタが同時にオンする時間を極
めて短時間に縮小し得るプッシュプル出力回路を提供す
ることにある。
型接続されたトランジスタが同時にオン状態に動作する
ことを防止しえるプッシュプル出力回路を提供すること
にある。或いはトランジスタが同時にオンする時間を極
めて短時間に縮小し得るプッシュプル出力回路を提供す
ることにある。
本発明の前記ならびにその他の目的と新規な特徴は、本
明細書の記述および添付図面から明らかになるであろう
。
明細書の記述および添付図面から明らかになるであろう
。
本願において開示される発明の概要を簡単に説明すれば
、下記のとおりである。
、下記のとおりである。
すなわち、入力信号ＶＩＮ’と基準電圧ＶＲＥＦＩ、Ｖ
ＲＥＦ２とを比較し、前記基準電圧ＶＲＥＦＩ、 ＶＲ
ＥＦ２の電圧差に比例した時間差で出力トランジスタＱ
ｚ、Ｑｚを駆動し、出力トランジスタＱｔ＋Ｑ２の同時
駆動による貫通電流の発生を防止する、という本発明の
目的を達成するものである。
ＲＥＦ２とを比較し、前記基準電圧ＶＲＥＦＩ、 ＶＲ
ＥＦ２の電圧差に比例した時間差で出力トランジスタＱ
ｚ、Ｑｚを駆動し、出力トランジスタＱｔ＋Ｑ２の同時
駆動による貫通電流の発生を防止する、という本発明の
目的を達成するものである。
〔実施例−１〕
本発明を適用したプッシュプル出力回路の第１の実施例
を、第３図及び第４図を参照して説明する。
を、第３図及び第４図を参照して説明する。
入力端子Ｔ、には、第４図（Ａ）に示す如きパルス状に
レベル変化する入力信号ＶＩＮが供給される。抵抗Ｒ＊
、 Ｃｔは時定数回路１を構成し、その時定数によっ
て立下り時間及び立上り時間の遅延した入力信号ＶＩＮ
’（第４図（Ｂ））を得る。
レベル変化する入力信号ＶＩＮが供給される。抵抗Ｒ＊
、 Ｃｔは時定数回路１を構成し、その時定数によっ
て立下り時間及び立上り時間の遅延した入力信号ＶＩＮ
’（第４図（Ｂ））を得る。
トランジスタＱ３のベースは基準電圧ＶＲＥＦＩによっ
てバイアス電圧が供給され、トランジスタＱ４のベース
には基準電圧ＶＲＥＦ２によってバイアス電圧が供給さ
れているが、基準電圧ＶＲＥＦＩ、 ＶＲＥＦ２の電圧
レベルは、第２図（Ｂ）に示す如＜ ＶＲＥＦ２＞ＶＲ
ＥＦＩに規定されている。
てバイアス電圧が供給され、トランジスタＱ４のベース
には基準電圧ＶＲＥＦ２によってバイアス電圧が供給さ
れているが、基準電圧ＶＲＥＦＩ、 ＶＲＥＦ２の電圧
レベルは、第２図（Ｂ）に示す如＜ ＶＲＥＦ２＞ＶＲ
ＥＦＩに規定されている。
入力信号ＶＩＮ′が次第に低下して、基準電圧ＶＲＥＦ
２よりも低下した時点ｔ１から約１μｓｅｃ程度遅延（
第４図（Ｄ）のｔｏ期間）してトランジスタＱ２．Ｑ４
がターンオフとなる。また、入力信号ＶＩＮ’が次第に
低下して、基準電圧ＶＲＥＦＩよりも低下した時点ｔ２
からトランジスタＱ３１Ｑ１がオンとなり、第４図（Ｄ
）に示す如きコレクタ電流が流れる。従って、トランジ
スタＱ２ＩＱ４がターンオフする時間とトランジスタＱ
３１Ｑ、がオンする時間とは、基準電気Ｖ ＲＥＦＩ
。
２よりも低下した時点ｔ１から約１μｓｅｃ程度遅延（
第４図（Ｄ）のｔｏ期間）してトランジスタＱ２．Ｑ４
がターンオフとなる。また、入力信号ＶＩＮ’が次第に
低下して、基準電圧ＶＲＥＦＩよりも低下した時点ｔ２
からトランジスタＱ３１Ｑ１がオンとなり、第４図（Ｄ
）に示す如きコレクタ電流が流れる。従って、トランジ
スタＱ２ＩＱ４がターンオフする時間とトランジスタＱ
３１Ｑ、がオンする時間とは、基準電気Ｖ ＲＥＦＩ
。
ＶＲＥＦ２の電圧差によって決定され、その決定によっ
て第４図（Ｄ）に示す如き時間差ｔｕが生じる。
て第４図（Ｄ）に示す如き時間差ｔｕが生じる。
このしＵ時間では、トランジスタＱｌ、Ｑ２は何れもオ
フ状態であり、貫通電流は流れない。そして、トランジ
スタＱＩを出力電流Ｉ ｏｕｔが流れ、端子Ｔ２に出力
電圧Ｖｏｕｊが得られる。
フ状態であり、貫通電流は流れない。そして、トランジ
スタＱＩを出力電流Ｉ ｏｕｔが流れ、端子Ｔ２に出力
電圧Ｖｏｕｊが得られる。
次いで入力信号ＶＩＮの電圧レベルが上昇し、これに対
応して入力信号ＶＩＮ’の電圧レベルが次第に上昇する
場合の回路動作を述べる。
応して入力信号ＶＩＮ’の電圧レベルが次第に上昇する
場合の回路動作を述べる。
１３時点テＶＲＥＦ１＜ＶＩＮ ’になると、トランジ
スタＱ３．Ｑ１がターンオフ動作に移行し、約１μｓｅ
ｃ程度遅延（ｔｏ’）Ｌ／てターンオフする。
スタＱ３．Ｑ１がターンオフ動作に移行し、約１μｓｅ
ｃ程度遅延（ｔｏ’）Ｌ／てターンオフする。
そしてＶＲＥＦ２＜ＶＩＮ ’になると、トランジスタ
Ｑ４．Ｑ２がオンとなり、第４図（Ｄ）に示す如きコレ
クタ電流が流れる。この結果、トランジスタＱ３−Ｑｌ
がオフする時間とトランジスタＱ ４１Ｑ２がオンする
時間との間に１時間差１（、が生じて貫通電流が流れな
い。そして、出力電流Ｉｏｕｔ ’が流れ、出力電圧Ｖ
ｏｕｔが得られる。
Ｑ４．Ｑ２がオンとなり、第４図（Ｄ）に示す如きコレ
クタ電流が流れる。この結果、トランジスタＱ３−Ｑｌ
がオフする時間とトランジスタＱ ４１Ｑ２がオンする
時間との間に１時間差１（、が生じて貫通電流が流れな
い。そして、出力電流Ｉｏｕｔ ’が流れ、出力電圧Ｖ
ｏｕｔが得られる。
従って、前記第１の実施例で示したプッシュプル出力回
路によれば、トランジスタＱ１．Ｑ２がターンオフ、或
いはターンオフする場合に貫通電流が流れず、トランジ
スタＱ＠、Ｑ２の破壊防止が行われる。
路によれば、トランジスタＱ１．Ｑ２がターンオフ、或
いはターンオフする場合に貫通電流が流れず、トランジ
スタＱ＠、Ｑ２の破壊防止が行われる。
次に第２．第３の実施例を説明する。プッシュプル出力
回路においては、トランジスタＱ１゜Ｑ２がダーリント
ン回路によって構成されることがある。特にトランジス
タ０重に相当するダーリントン回路が、ラテラルＰＮＰ
トランジスタ及びＮＰＮ）−ランジスタを用いてコンプ
リメンタリ接続される場合がある。この場合ラテラルＰ
ＮＰトランジスタのＮ型ベース層は、通常はエピタキシ
ャル層より形成されておりこのベース層には、少数キャ
リアが多量に蓄積ベース電荷として存在するためターン
オフ時間が長い。この欠点を除去するため本発明者はラ
テラルＰＮＰトランジスタ。
回路においては、トランジスタＱ１゜Ｑ２がダーリント
ン回路によって構成されることがある。特にトランジス
タ０重に相当するダーリントン回路が、ラテラルＰＮＰ
トランジスタ及びＮＰＮ）−ランジスタを用いてコンプ
リメンタリ接続される場合がある。この場合ラテラルＰ
ＮＰトランジスタのＮ型ベース層は、通常はエピタキシ
ャル層より形成されておりこのベース層には、少数キャ
リアが多量に蓄積ベース電荷として存在するためターン
オフ時間が長い。この欠点を除去するため本発明者はラ
テラルＰＮＰトランジスタ。
ＮＰＮトランジスタをコンプリメンタリ接続し、しかも
貫通電流を未然に防止し得るプッシュプル出力回路を゛
開発した。以下、第２及び第３の実施例として前記コン
プリメンタリ−接続プッシュプル出力回路について説明
する。
貫通電流を未然に防止し得るプッシュプル出力回路を゛
開発した。以下、第２及び第３の実施例として前記コン
プリメンタリ−接続プッシュプル出力回路について説明
する。
〔実施例−２〕
本発明の第２の実施例を第５図を参照して説明する。こ
の場合もＶ ＲＥＦＩ ＜ Ｖ ＲＥＦ２に設定されて
いるものとする。
の場合もＶ ＲＥＦＩ ＜ Ｖ ＲＥＦ２に設定されて
いるものとする。
入力信号ＶＩＮ’が前記回路動作により低下し。
ＶＩＮ ’ ＜ ＶＲＥＦＩになるとトランジスタＱ３
がオンとなり、トランジスタＱＩＡもオンする。その結
果＋ｖｃｃからラテラルＰＮＰトランジスタＱＩＡのエ
ミッタ・ベース間ベース電流１ａが流れ、このベース電
流Ｉｌｌは抵抗Ｒ２を介してトランジスタＱ３に流れる
。これと同時にトランジスタＱ、Ａを介してトランジス
タＱ懺Ｂにベース電流が供給され、トランジスタＱｍａ
がオンする。
がオンとなり、トランジスタＱＩＡもオンする。その結
果＋ｖｃｃからラテラルＰＮＰトランジスタＱＩＡのエ
ミッタ・ベース間ベース電流１ａが流れ、このベース電
流Ｉｌｌは抵抗Ｒ２を介してトランジスタＱ３に流れる
。これと同時にトランジスタＱ、Ａを介してトランジス
タＱ懺Ｂにベース電流が供給され、トランジスタＱｍａ
がオンする。
ここで注目すべきは、トランジスタＱｇの動作である。
すなわち、トランジスタＱＩＡがオンすると同時に、そ
のコレクタ電流の一部の電流Ｉ＾が、ダイオード接続さ
れたトランジスタＱ−ｓを介し、トランジスタＱＩＡに
流れる。前記電流ＩＡの電流量は、抵抗Ｒ２の抵抗値の
選定によって調整される。
のコレクタ電流の一部の電流Ｉ＾が、ダイオード接続さ
れたトランジスタＱ−ｓを介し、トランジスタＱＩＡに
流れる。前記電流ＩＡの電流量は、抵抗Ｒ２の抵抗値の
選定によって調整される。
以上の如く、電流ＩＡを流すことにより、この分だけト
ランジスタＱＩＡにベース蓄積電荷が蓄積されることが
防止され、その飽和が低減されるためトランジスタＱＩ
Ａのターンオフ時間が短縮される。これによりトランジ
スタＱｍａのターンオフ時間が短縮されトランジスタＱ
ｌｌｌがまだオフしないうちにトランジスタＱ２１１が
オンすることがなくなるため貫通電流の発生が防止され
る。
ランジスタＱＩＡにベース蓄積電荷が蓄積されることが
防止され、その飽和が低減されるためトランジスタＱＩ
Ａのターンオフ時間が短縮される。これによりトランジ
スタＱｍａのターンオフ時間が短縮されトランジスタＱ
ｌｌｌがまだオフしないうちにトランジスタＱ２１１が
オンすることがなくなるため貫通電流の発生が防止され
る。
〔実施例−３〕
本発明の第３の実施例を第６図を参照して説明する。
本実施例において、コンデンサＣ２は、入力信号ＶＩＮ
’のレベル変化をトランジスタＱＩＡのベースに伝達す
るために設けられている。本実施例では、前記トランジ
スタＱ５が設けられておらず、ＶＩＮ ’ ＜ＶＲＥＦ
ＩからＶＩＮ＞ＶＲＥＦＩニなッテもトランジスタＱＩ
ＡはラテラルＰＮＰトランジスタであるため直ちにオフ
することができない。ところがこの場合入力信号ＶＩＮ
のローレベルからハイレベルの変化をスピードアップコ
ンデンサＣ２を介してトランジスタＱＩＡに伝達するこ
とによりトランジスタＱ宣。のベース蓄積電荷は、コン
デンサＣ２を介して直ちに吸い込まれる。その結果トラ
ンジスタＱＩＡのオンからオフへの切換速度が速くなり
、トランジスタＱｍａは、すぐにオフするため貫通電流
の発生が防止される。
’のレベル変化をトランジスタＱＩＡのベースに伝達す
るために設けられている。本実施例では、前記トランジ
スタＱ５が設けられておらず、ＶＩＮ ’ ＜ＶＲＥＦ
ＩからＶＩＮ＞ＶＲＥＦＩニなッテもトランジスタＱＩ
ＡはラテラルＰＮＰトランジスタであるため直ちにオフ
することができない。ところがこの場合入力信号ＶＩＮ
のローレベルからハイレベルの変化をスピードアップコ
ンデンサＣ２を介してトランジスタＱＩＡに伝達するこ
とによりトランジスタＱ宣。のベース蓄積電荷は、コン
デンサＣ２を介して直ちに吸い込まれる。その結果トラ
ンジスタＱＩＡのオンからオフへの切換速度が速くなり
、トランジスタＱｍａは、すぐにオフするため貫通電流
の発生が防止される。
〔実施例−４〕
本発明の第４の実施例を第７図を参照して説明する。こ
の実施例の特徴はコンデンサＣＩ、トランジスタ０１１
ｔＱ１２が設けられていることである。
の実施例の特徴はコンデンサＣＩ、トランジスタ０１１
ｔＱ１２が設けられていることである。
その回路動作を以下に説明する。入力信号ＶＩＮ’は第
４図（Ｂ）に示した如くレベル変化し、ローレベルから
ハイレベルになると、スピードアップコンデンサＣ１を
介してトランジスタＱｌｌがすぐにオンするのでトラン
ジスタＱ１２もオンする。この結果、トランジスタＱ１
＾のベース蓄積電荷は、トランジスタＱ１２を介して＋
Ｖｃｃ電源ラインに放電される。これと同時に、トラン
ジスタＱ３がオフになり、トランジスタＱ１＾がターン
オフ動作を行うことになるので、トランジスタＱＩＡの
ターンオフ時間が速められ、貫通電流の発生が未然に防
止される。なおコンデンサーＣ１はその容量が極めて小
のため、ＩＣ内に容易に内蔵することが可能である。
４図（Ｂ）に示した如くレベル変化し、ローレベルから
ハイレベルになると、スピードアップコンデンサＣ１を
介してトランジスタＱｌｌがすぐにオンするのでトラン
ジスタＱ１２もオンする。この結果、トランジスタＱ１
＾のベース蓄積電荷は、トランジスタＱ１２を介して＋
Ｖｃｃ電源ラインに放電される。これと同時に、トラン
ジスタＱ３がオフになり、トランジスタＱ１＾がターン
オフ動作を行うことになるので、トランジスタＱＩＡの
ターンオフ時間が速められ、貫通電流の発生が未然に防
止される。なおコンデンサーＣ１はその容量が極めて小
のため、ＩＣ内に容易に内蔵することが可能である。
（１）入力信号のレベル変化を互いに異った電圧レベル
の第１及び第２の基準電圧と比較し、たて型に接続され
た第１及び第２の出力トランジスタを前記第１及び第２
の基準電圧の電圧差に比例した時間差で駆動するように
したので、前記第】及び第２のトランジスタが同時にオ
ンすることがなく、貫通電流による出力トランジスタの
破壊を防止するという効果が得られる。
の第１及び第２の基準電圧と比較し、たて型に接続され
た第１及び第２の出力トランジスタを前記第１及び第２
の基準電圧の電圧差に比例した時間差で駆動するように
したので、前記第】及び第２のトランジスタが同時にオ
ンすることがなく、貫通電流による出力トランジスタの
破壊を防止するという効果が得られる。
以上に、本発明者によってなされた発明を実施例にもと
づき具体的に説明したが、本発明は前記実施例に限定さ
れるものではなく、その要旨を逸脱しない範囲で種々変
形可能である。
づき具体的に説明したが、本発明は前記実施例に限定さ
れるものではなく、その要旨を逸脱しない範囲で種々変
形可能である。
例えば、゛抵抗Ｒ１、Ｃ＊で構成された時定数回路は、
入力信号ＶＩＮの立上り、立下り部がスロープ状であれ
ば除去してもよい。
入力信号ＶＩＮの立上り、立下り部がスロープ状であれ
ば除去してもよい。
以上の説明では、主として本発明によってなされた発明
をその背景となった利用分野であるプッシュプル出力回
路に適用した場合について述べたが、それに限定される
ものではない。
をその背景となった利用分野であるプッシュプル出力回
路に適用した場合について述べたが、それに限定される
ものではない。
また、モータコイルへの電流切換回路としても利用する
ことができる。
ことができる。
本発明は少なくとも、入力信号のレベル変化を検出して
、負荷に供給する電流を切換える場合に利用することが
できる。
、負荷に供給する電流を切換える場合に利用することが
できる。
第１図は本発明に先立って検討されたプッシュプル出力
回路の回路図を示し、 第２図 は前記プッシュプル出 力回路の回路動作を示す波形図を示し。 第３図は本発明を適用したプッシュプル出力回路の第１
の実施例を示す回路図を示し、第４図 は前記プッシュ
プル出 力回路の回路動作を示す波形図を示し、第５図は本発明
の第２の実施例を示すプッシュプル出力回路の回路図を
示し、 第６図は本発明の第３の実施例を示すプッシュプル出力
回路の回路図を示し、 第７図は本発明の第４の実施例を示すプッシュプル出力
回路の回路図を示す。 Ｑｍ ＋ Ｑ２ ＋ Ｑａ ＋ Ｑａ＋ Ｑ５＋ Ｑｌ
ｌｌ Ｑ１２°”。 トランジスタ、 ＶＩＮ、 ＶＩＮ’・・・入力信号、
ＶＲＥＦＩ。 ＶＲＥＦ２−・・基準電圧、Ｒ，、Ｒ２−・・抵抗、Ｃ
１゜Ｃ２・・・コンデンサ。 第 １ 図 第 ２ 図 第 ３ 図 第 ４ 図 第 ５ 図 第 ６ 図 第 ７ 図
回路の回路図を示し、 第２図 は前記プッシュプル出 力回路の回路動作を示す波形図を示し。 第３図は本発明を適用したプッシュプル出力回路の第１
の実施例を示す回路図を示し、第４図 は前記プッシュ
プル出 力回路の回路動作を示す波形図を示し、第５図は本発明
の第２の実施例を示すプッシュプル出力回路の回路図を
示し、 第６図は本発明の第３の実施例を示すプッシュプル出力
回路の回路図を示し、 第７図は本発明の第４の実施例を示すプッシュプル出力
回路の回路図を示す。 Ｑｍ ＋ Ｑ２ ＋ Ｑａ ＋ Ｑａ＋ Ｑ５＋ Ｑｌ
ｌｌ Ｑ１２°”。 トランジスタ、 ＶＩＮ、 ＶＩＮ’・・・入力信号、
ＶＲＥＦＩ。 ＶＲＥＦ２−・・基準電圧、Ｒ，、Ｒ２−・・抵抗、Ｃ
１゜Ｃ２・・・コンデンサ。 第 １ 図 第 ２ 図 第 ３ 図 第 ４ 図 第 ５ 図 第 ６ 図 第 ７ 図
Claims (1)
- １、第１及び第２の電圧レベルの異った基準電圧を有し
、前記基準電圧と入力信号とを比較する第１及び第２の
電圧比較器と、前記第１及び第２の電圧比較器によって
交互に駆動されるたて形接続された出力トランジスタと
をそれぞれ具備し、前記第１及び第２の電圧レベルの差
に対応した時間差で前記たて形接続された出力トランジ
スタを交互に駆動して、前記出力トランジスタの同時駆
動を防止することを特徴とする出力回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP342484A JPS60148221A (ja) | 1984-01-13 | 1984-01-13 | 出力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP342484A JPS60148221A (ja) | 1984-01-13 | 1984-01-13 | 出力回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60148221A true JPS60148221A (ja) | 1985-08-05 |
Family
ID=11556990
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP342484A Pending JPS60148221A (ja) | 1984-01-13 | 1984-01-13 | 出力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60148221A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS613522A (ja) * | 1984-06-15 | 1986-01-09 | Sony Corp | クロツクドライバ |
| JPH03175735A (ja) * | 1989-12-04 | 1991-07-30 | Nec Corp | 入力バッファ |
-
1984
- 1984-01-13 JP JP342484A patent/JPS60148221A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS613522A (ja) * | 1984-06-15 | 1986-01-09 | Sony Corp | クロツクドライバ |
| JPH03175735A (ja) * | 1989-12-04 | 1991-07-30 | Nec Corp | 入力バッファ |
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