JPS60150286A

JPS60150286A - メモリ回路

Info

Publication number: JPS60150286A
Application number: JP59004313A
Authority: JP
Inventors: Yasuo Kobayashi; 康夫小林
Original assignee: NEC Corp; Nippon Electric Co Ltd
Current assignee: NEC Corp
Priority date: 1984-01-13
Filing date: 1984-01-13
Publication date: 1985-08-07
Also published as: JPH0524594B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】本発明はメモリ回路に係り、特に非同期式スタティック
メモリに関する。

従来よシ、外部クロックを必要としない非同期式スタテ
ィックメモリの動作時電源電流の低減化を計り九回路が
種々考案されている。まず、以下に代表的な従来例を示
し、その構成、動作について説明する。

まず、第１図（ａ）を参照して従来のスタティックメモ
リについて説明する。

アドレス入力信号Ａｉ　（ｉ−０，１，２，・・・。

ｎ）は、入力バッファ１０１に入力される。又、チップ
セレクト入力信号Ｃ８ｓデータ入力信号ＤＩＮ、　ライ
トイネーブル入力信号ＷＥは、それぞれ人力バッファ１
０２に入力される。入力バッファ１０１，１０２の構成
はそれぞれ第１図（ｂ）および（Ｃ）に示す通シである
。第１図（ｂ）の入力バッファ１０１に於て、アドレス
変化検知信号φｉは、アドレス人力Ａ　ｉがロウレベル
からハイレベルへ、又はハイレベルからロウレベルへ変
化する時に、遅延回路１１の遅延時間で決まる一定期間
だけロウレベルになる様な信号である。アドレス入力信
号Ａｉｈ　アドレスバッファ信号Ａ／ｉ　、　Ａ／ｉ、
及びアドレス変化検知信号φｉのタイミング関係は、第
２図に示す通りである。

クロック発生部１０３は、第１図（ｄ）に示す様にアド
レス変化検知信号φｉ　（ｉ＝０，１．Ｌ・・・。

ｎ）及びチップセレクトバッファ信号Ｃ８／のＡＮＤ論
理を採って、プリチャージクロック信号φｐを発生する
。該プリチャージクロック信号φｐは、チップセレクト
入力信号Ｃ８がロウレベルであってかつアドレス入力信
号４ｉ　が変化した時又はチップセレクト入力信号Ｃ８
がハイレベルの時にｔ　メモリセルマトリックス部１０
７内に配置されている各ビット線ＥＦＬ、ＢＬのプリチ
ャージ、即ちビット線上のデータのリセットを行なう。

又、人力バッファ１０１でバッファされた信号Ａ’ｉ。

Ａ′ｉから、Ｘアドレスデコーダ１０４及びＹアドレス
デコーダ１０５で所望のメモリセル１０９が選択される
。ＤＩＮ制御部１０６．　Ｄｏ＋ｒｒ　制御部１０８は
、それぞれデータの書き込み、読み出しの制御を行なう
。第１図（ｅ）に、メモリセルマトリックス部１０７の
要部を示す。複数のワード線ＷＬと、複数のビット線対
ＢＬ、ＢＬの各交点にメそリセル１０９が配置されてい
る。こζで、メモリセル１０９は、第１図（ｆ）に示す
様ｉ　０ＭＯ８構成の６トランジスタセルである次に、メモリセルマトリックス部１０７の動作について
説明する。尚、各部の信号波形は第２図に示す通ｐであ
る。前記メモリ回路が選択時、即ちチップセレクト入力
信号Ｃ８がロウレベルの時。

アドレス入力信号Ａｔが切り換わることによって。

Ｘアドレスデコード信号Ｘｉ及びＹアドレスデコード信
号Ｙｊ　もまた切り換わる。一方、前記アドレス入力信
号Ａｔの変化に伴なって、アドレス変化検知信号φｌが
発生し、よってプリチャージクロック信号φｐが発生す
る。前記Ｘｉ　、　Ｙｉ　、φｐのタイミング関係は、
第２図に示す通シである。

第２図に於て、φｐがロウレベルにある期間中に。

Ｘｉ、Ｙｊが切如換わ）、アドレス入力信号Ａｉで決定
された。ただ一つのメモリセル番地だけが選択される。

　・プリチャージクロック信号φｐは、新しいメモリセルが
選択される時刻を含む一定期間だけ、ビット線ＢＬ、Ｂ
Ｌをプリチャージし、ビット線の状態をリセットする。

この様なプリチャージクロック信号φｐを用いることに
よジ、ビット線のプリチャージ期間が動作サイクル時間
の５チ乃至１゜チ程度となる為、メモリセルマトリック
ス部１０７で消費される電源電流の平均値は、ビット線
終端に抵抗性負荷を設けた他の従来方式よυ、かなシ低
い値となる。なぜなら、ビット線終端に抵抗性負荷を設
けた従来の方式は、常にビット線よシメ６一モリセルへＤＣ的に電流を流すからである。

しかしながら、不従来例にも、電源電流のピーク値と言
う点から見ると、ｊす下の様な欠点がある。

即ち第２図かられかる様に、Ｘｉ、Ｙｊ　が選択され、
読み出し又は書き込み動作が完了した後も。

ビット線ＢＬ、Ｉ’−ＩＬの１′Ｏ″Ｗｇ報側線の電圧
しベルは、トランスファーゲートＱ１１．の開いている
メモリセルのドライバ・トランジスタＱ、１！に引かれ
て、ゆっくりと低下し、ＧＮＩ）電位付近まで下げられ
る。やがて、次のアドレスサイクルに切シ換わシ、プリ
チャージクロック信号φｐが発生し。

全てのビット線がＶｃｃ　電位まで充電される。この時
、電源電流のピーク値は、ビット線ＢＬ、　ＢＬの一方
がＧＮＤ電位電位付近炉下ているためかなシ大きな値に
達する。例えば、２ＫＸ８ビットＲＡＭの場合、Ｖｃｃ
＝５Ｖで電源電流のピーク値Ｉ　ｃｃｐｅａｋは、およ
そ１００　ｍ′に以上にもなる。電源ピーク電流が大き
いＲＡＭをボード上に実装する場合、パターン設計、電
源設計に特に注意を払う必要が生じるので、電源ピーク
電流はできるだけ小さい方が望ましい。

以上の様に、本従来例の如く構成されたメモリ回路に於
ては、ビット線のプリチャージ時に、電源電流のピーク
値が非常に大きくなると言う欠点があった。

本発明の目的は、動作時電源電流の平均値を前記従来例
と同程度以下に抑え、かつ動作時電源電流のピーク値を
前記従来例より十分小さくした、メモリ回路を提供する
ことにある。

本発明によるメモリ回路は、データの伝達を行なう複数
のビット線と、トランスファーゲートの開閉制御を行な
う複数のワード線の交点にメモリセルを配置したメモリ
回路に於て、読み出し動作の完了後に避択のワード線の
電位を該読み出し動作時に於ける値よシ低い第一の値に
設定する機能を有するワード線制御回路と、非選択のビ
ット線の雷９位を該ビット線のリセット時の値に十分近
い第二の値に保持するビット線電位保持回路、とを備え
たことを特徴とする。

本発明によるメモリ回路では、上記ワード線制御回路が
、ワード線選択用アドレスデコード信号を入力とするイ
ンバータ回路の出力をＮチャネルトランジスタのゲート
に接続し、アドレス入力信号の変化によって発生する、
一定期間だけハイレベルとなるクロック信号と、前記ワ
ード線選択用アドレスデコード信号を入力とする二人力
ＮＡＮＤ回路の出力を第一のＰチャネルトランジスタの
ゲートに接続し、上記インバータ回路の出力を第二のＰ
チャネルトランジスタのゲートに接続し、ＧＮＤを第三
のＰチャネルトランジスタのゲートに接続し、上記Ｎチ
ャネルトランジスタ及び上記第一、第二のＰチャネルト
ランジスタのそれぞれのドレインと、上記第三のＰチャ
ネルトランジスタのソースを共通接続し、該共通接続点
をワード線に接続し、上記Ｎチャネルトランジスタのソ
ースと上記第三のＰチャネルトランジスタのドレイイン
をＧＮＤに接続し、上記第一、第二のＰチャネルトラン
ジスタのそれぞれのソースをＶｃｃに接続して、構成す
ることができる。

本発明によるメモリ回路は、ビット線電位保持９− 回路が、ビット線選択用アドレスデコード信号線をゲー
トに接続した第四のＰチャネルトランジスタのソースを
ｖＣＣに、ドレインをビット線に接続して、構成するこ
とができる。

本発明では、上記ワード線とＶｃｃ　（又、はＧＮＤ）
の間に、書、き込み時にＯＮ（又は０ＦＦ）となシ、読
み出し時に０ＦＦ（又はＯＮ）となるトランジスタを設
けることができる。、本発明の第一の実施例を第３図（ａ）、　（ｂ）、　（
Ｃ）及び第４図を錠前して説明する。

まず、第３図（ａ）を診照して本実施例のメモリの全体
構成について第３図（ａ）は、第１図（ａ）のメモリセ
ルマトリックス部１０７をメモリセルマトリックス部３
０１に置き換え、さらにワード線制御部３０２を追加し
た構成である。第３図（ｂ）に示したワード線制御部３
０２は、プリチャージ信号φｐとその遅延回路３１を介
した遅延信号を入力とするＮＡＮＤ　ゲート３２と、こ
のＮＡＮＤ　ゲート蕊の出力φＸとＸデコーダ出力Ｘｔ
　を入力とするＮＡＮＤゲート３４と、ＮＡＮＤゲ−）
　３４の出力と１０− Ｘデコーダ出力Ｘｉのインバータ３３を介した反転信号
とによって制御されるＰチャンネルトランジスタＱ、。

１．Ｑ、。３、ＮチャンネルトランジスタＱ、。１．Ｑ
３゜、によって形成される電圧出力回路とによって構成
される。この回路３０２は選択ワード線信号Ｗｌの電位
を、読み出し動作の完了後に、Ｖｅｃ電位から晟る所要
の中間電位に引き下げる役割を果す。この動作を実現す
る為に、プリチャージクロック信号φｐの波相遅延信号
であるワード線制御信号φＸを作る。該φＸによって、
ワード線ドライブ用ＰチャネルトランジスタＱ３゜、は
。

読み出し動作完了後、ＯＮからＯＦＦに切り換えられる
。

本実施例に於ては、予め見積もられた読み出し動作の光
子時刻に基づいて、前記ワード線制御信号φＸが立ち下
る様に、遅延回路３１の遅延時間が設定されるものとす
る。従って、読み出し動作完了後、ワード線信号Ｗｉは
ＰチャネルトランジスタＱ、。１．Ｑ、。４　の電流能
力比で決まる電位に向かう。尚、非選択のワード線につ
いては、Ｘデコーダ出力ＸｔがＧＮＤ電位である為、前
記φＸのタイミングと無関係にＰチャネルトランジスタ
Ｑｓｏｒ　ｙ　ＱｓｏｓがＯＦＦ、Ｎチャネルトランジ
スタＱ、。、がＯＮとなシ、ワード線信号Ｗｉ　もＧＮ
Ｄ電位となる。即ち、非選択ワード線の状態は前記従来
例と同じである。

次に、第３図（Ｃ）を参照してメモリセルマトリックス
部３０１の動作について説明する。尚、動作波形は第４
図に示す通シである。第３図（Ｃ）は、第１図（Ｃ）に
示した上記従来例のメモリセルマトリックス部１０１に
ビット線電位保持回路３０３を付加した回路である。ま
ず、ビット線電位保持回路３０３について説明する。各
ビットにおいて、該回路３０３は、Ｙデ−タ出力ＹＪ　
により開閉制御されるＰチャネルトランジスタＱ３゜６
．Ｑ、。、／から構成される。従って、選択ビット線に
ついては、Ｙデコーダ出力ＹｊがｖＣＣ電位である為１
上記ＰチヤネルトランジスタＱ、。、、Ｑ３゜、／　が
ＯＦＦとなる。即ち、選択ビット線の状態は上記第一の
実施例と同じである。一方、非選択ビット線については
、Ｙデコーダ出力ＹｊがＧＮＤ電位である為、上記Ｐチ
ャネルトランジスタＱ、。３．Ｑ、。、′はＯＮとなる
。ここで、前述の選択ワード線の動作との関係を考える
。寸ず、選択ワード線信号ＷｉがＶｃｃ電位まで立ち上
り、選択のワード線に接続するメモリセルの情報がビッ
ト線に現われ始め、ビット線ペアＢＬ、ＢＬの一方がＶ
ｃｃ電位からゆっくシと下がシ始める。やがて、　ＢＬ
、　ＢＬ間°の電位差は、センスアンプ１１０で増幅さ
れ。

読み出しデータとして、データ出力系へ伝達される。デ
ータ出力系へ読み出しデータが伝達された時刻、即ち読
み出しのほぼ完了した時刻に、上記ワード線制御信号φ
Ｘが立ち下シ、上記ワード線ドライブ用Ｐチャネルトラ
ンジスタＱａｏｌがＯＦＦになり、上記ワード線信号Ｗ
ｉはＰチャネルトランジスタＱｓｏａ　ｅ　Ｑｓ。４で
決まる中間電位に向かう。

この中間電位は、書き込み動作に於て１選択のメモリセ
ル１０′９のトランスファーゲー）Ｑｌｌｌが確実にＯ
Ｎになる範囲〒、できるだけ低い値に設計すれば良い。

例えば、Ｖｃｃ’＝　５　Ｖで前記中間電位１３− が約３■になる様に、上記ＰチャネルトランジスタＱｓ
ｏｓ　’ｖ　Ｑ１１０４のトランジスタサイズが決定さ
れる。

との様に１選択ワード線に接続したメモリセル１０９の
トランスファーゲートＱ。、のゲート電位、即ち上記Ｗ
ｉの電位が中間電位に向かう為、該Ｑ１１１の電流能力
が低下し、選択の′Ｓｏ“情報側ビット線（ＢＬ又はＢ
Ｌ）のレベル落ちの速度は小さくなるものの、上記トラ
ンスファーゲートＱ、１ｍ　がＯＮである為、上記１１
０〃情報側ビツト線の電位はＧＮＤ電位に向かって低下
し続ける。

一方、非選択の■０”情報側ビット線については、ビッ
ト線保持回路３０３が働く為、ビット線電位はほぼＶｃ
ｃ電位に保持され、　Ｖｃｃ　４Ｑ３゜。→ピット線→
Ｑ１ｍｌ＋Ｑ１１ｆ−＋ＧＮＤの経路でＤＣ電流が流れ
る。該ＤＣ電流は、主にトランスファーゲートＱ１１ｍ
　の電流能力で決まる。前述の様に該Ｑ１１１の゛ゲー
ト信号であるワード線信号Ｗｉが中間電位である為、該
Ｑ１１．の電流能力ばかなシ小さく抑えられる。例えば
、Ｖυ＝Ｓ■かつＷ！＝Ｓｖ　の１４− 場合、上記ＤＣ電流は１本当シ約１２０μＡであるのに
対し、　Ｖｃｃ　＝　５　Ｖ　７５ｈツＷｉ　＝　３　
Ｖ　（７）　場合、上記ＤＣ電流は１本当り約６０μＡ
である。従って。

本実施例を２に×８ピッ）ＲＡＭに適用した場合。

ビット線総数は１２８列であるから全ての非選択ビット
線を流れる上記ＤＣ電流の総和は、約７．２ｍＡ　（０
，０６ｍＡＸ　１２０　）であシ、従来の（０，１２ｍ
ＡＸ１２０＝１４．４ｍＡ）　に比較してかなシ小さな
値である一方、前述の様に選択のゝゝＯ“情報側ビット線はほぼ
ＧＮＤ電位まで低下し、次のアドレスサイクルでＶｃｃ
電位までプリチャージされる。この時、電源電流にピー
クが現れる。このピークの値は。

選択のビット線の本数に依存するが、上記従来例に比べ
てかなシ小さい事は明らかである。なぜなら、上記従来
例に於ては、選択が非選択の全ての１１０〃情報側ビツ
ト線がほぼＧＮＤ電位まで低下し、その全てを次のアド
レスサイクルでＶｃｃ　電位までプリチャージしていた
からである。例えば、本実施例を２に×８ピッ）ＲＡＭ
に適用した場合、上記ピーク値は２　Ｑ　ｍＡ以下であ
る。　・。

又、本実施例に於て書き込み動作を行なった場合１、メ
モリセル１０９の１１１　“側部点の書き込み後電位は
（Ｗｉ）電位）　−（ＶＴＮ　）、　Ｓ′０“側部点の
書き込み後電位はＧＮＤ電位であシ、ワード線信号Ｗｉ
の電位が低過ぎない限シ、十分に書き込みは行なろれる
。但し、　ＶＴＮはＮチャネルトランジスタの閾値電圧
である。特に、本実施例ではメモリセル１０９が０ＭＯ
８構成である為、１“側部点の電位はメモリセル１０９
のＰチャネルトランジスタＱ１□　によシ、書き込み後
数士１秒後にはＶｃｃ電位まで引き上げられる。尚、動
作波形は第４図に示す通シである。

以上の様に５本実施例は上記従来例とほぼ同等の動作マ
ージン、平均電源電流を確保しながら、電源ピーク電流
を十分小さく抑えたメモリ回路を実現している。

次に５本発明の他の実施例を説明する。

本実施例は、上記第一の実施例に於けるワード線制御部
３０２を第５図（ａ）に示すワード線制御部５０１に置
き換え、又、前記第一の実施例に於けるメモリセル１０
９を第５図（ｂ）に示すメモリセル５０２に置き換えた
メモリ回路である。本実施例のワード線制御部５０１は
、前記従来例のワード線制御部３０２にライトイネーブ
ルバッファ信号部′をゲートに接続したＰチャネルトラ
ンジスタＱ、。１　をワード線とＶｃｃの間に付加した
回路である。又、本実施例のメモリセル５０２は、抵抗
５０１とＮチャネルトランジスタＱｌｌｌ　＋　Ｑｔ’
ｔｔから構成されるＮＭＯ８メモリセルテアル。

前述の様に、上記第一の実施例の書き込み動作に於てメ
モリセル１０９の１”側部点の電位は。

書き込み直後の（Ｗｔの電位）　−（ＶＴＮ　）から、
数十１秒後には、ＰチャネルトランジスタＱ１１．によ
ｐ　Ｖｃｃ電位まで上昇する。ところが、メモリセルが
不実施例の様にＮＭＯＳメモリセル５０２の場合、抵抗
５０１は通常数ギガオームの高抵抗である為、１”側部
点電位が書き込み後Ｖｃｃ電位まで上昇するには、数百
マイクロ秒と言う長い時間を要する。この様に、メモリ
セルのゝ′１〃側節点１７− 電位が長い時間にわたって中間的電位にあると。

電気的雑音又はα線粒子によシ、メモリセル情報が破壊
される確率が高くなシ、実使用上の問題を起こし易くな
る。

本実施例は、かかる欠点を除く為に、書き込み時の選択
ワード線の中間Ｎ１位を、読み出し時のそれよシも高く
したものである。ワード線制御部１５０】に示す、ライ
トイネーブルバッファ信号部′で開閉□制御されたＰチ
ャネルトランジスタＱ、。、によシ、書き込み時の選択
ワード線の中間電位は、読み出し時よシ高くなシ、書き
込み後のメモリセル５０２の情報破壊を防止している。

以上述べた様に、本発明は、選択ワード線電位を読み出
し動作光子後に中間電位に引き下げる事によって、動作
時電源電流、の平均値及びピーク値を十分小さくＱ様な
メモリ回路を実現するものである。尚、前記各実施例は
、ビット線終端にプリチャージ・トランジスタＱｌｌｌ
ｙ　Ｑ１□　を設けた場合の実施例であるが、ビット線
終端に抵抗性負荷を設けた場合も、本発明の主旨を満た
す、動作１８− 時電源電流の平均値及びピーク値の十分小さなメモリ回
路を実現できる。

又、上記各実施例は、光合ＣＭＯ８構成成るいは周辺回
路ＣＭＯ８構成のメモリ回路に本発明を適用した例であ
るが、ＮＭＯ８構成のメモリ回路、ＮＭ８０−　ＣＭＯ
８混成のメモリ回路、成るいはバイポーラトランジスタ
構成のメモリ回路等に本発明を適用することも可能であ
る。その他、本発明の主旨を満たす種々の応用例が可能
であることは言うまでもない。

【図面の簡単な説明】

第１図（ａ）、　（ｂ）、　（Ｃ）、　（ｄ）、　（ｅ
）、　（ｆ）は、それぞれ従来例によるメモリを示すブ
ロック図、アドレス入力バッファ回路図、入力バッファ
回路図、クロック発生部回路図、メモリセルマトリック
ス部回路図、メモリセル部回路図である。第２図は同じ
〈従来例の読み出し自書き込み動作を示す信号波形図、
第３図（ａ）、　（ｂ）、　（Ｃ）は、それぞれ本発明
の第一の実施例を示すプロ、り図、部分回路図、メモリ
セルマトリ、クス部回路図、第４図は本発明の第一の実
施例の読み出し＠書き込み動作を示す信号波形図、第５
図（ａ）、　（ｂ）は、それぞれ本発明の第二の実施例
を示す部分回路図、メモリセル部回路図である。１０１．１０２・・・・・・入カハッファ、１０３・・
・・・・クロック発生部、１０４・・・・・・Ｘアドレ
スデコーダ、１０５・・・・・・Ｙアドレスデコーダ、
１０６・・・・・・ＤＩＮ制御部、１０７・・・・・・
メモリセルマトリックス部。１０８・・・・・・Ｄｏｕｒ　制御Ｌ　１．０９・・・
・・・メモリセル、１１０・・・・・・センスアンプ。３０１・・・・・・メモリセルマトリックス部、３０２
・・・・・・ワード線制御部、３０３・・・・・・ビッ
ト線電位保持回路。５０１・・・・・・ワード線制御部、５０２・・・・・
・メモリセル。斤゛−ダΔ力本へ＜Ｃ）Ｆ、ｙ　図ｔｆ）篤　／　画

Claims

【特許請求の範囲】

（１）選択されたワード線の電位を読み出し動作の完了
後に選択電圧からこれよりも低い所定の値に設定する機
能を有するワード線制御回路と。非選択のビット線の電位を該ビット線のリセッ鼾時の値
に十分近い第二の値に保持するビット線電位保持回路と
を備えたことを特徴とするメモリ回路。
（２）前記ワード線制御回路は、ワード線選択用アドレ
スデコード信号を入力とするインバータ回路の出力をＮ
チャ　ネルトランジスタのゲートに入力し、アドレス入
力信号の変化に、よって発生する一定期間だけハイレベ
ルとなるクロック信号と、前記ワード線選択用アドレス
デコード信号を入力とする二人力ＮＡＮＤ　回路の出力
を第一のＰチャ゛・体°、ルトランジスタのゲートに印
加し、前記インバータ回路の出力を第二のＰチャ°ネ　
ルトランジスタのゲートに印加し、第三のＰチャネをト
ランジスタのゲートを基準電圧に接続し、前記Ｎチャネ
ルトランジスタ及び前記第一、第二のＰチャネルトラン
ジスタのそれぞれのドレインと、前記第三のＰチャネル
トランジスタのソースを共通接続し、該共通接続点をワ
ード線に接続し、前記Ｎチャネルトランジとする特許請
求の範囲第（１）項に記載のメモリ回路。
（３）前記ビット線電位保持回路が、ビット線選択用ア
ドレスデコード信号線をゲートに接続した第四のＰチャ
ネルトランジスタのソースを電源、電圧に、ドレインを
ビット線に接続して、構成されることを特徴とする特許
請求の範囲第（１）項又は第（２）項に記載のメモリ回
路。
（４）前記ワード線と電源との間に、書き込み時にＯＮ
（又は０ＦＦ）となシ、読み出し時にＯＦＦ’（又はＯ
Ｎ）となるトランジスタを設けたことを特徴とする特許
請求の範囲第（１）項又は第（２）項又は第（３）項に
記載のメモリ回路。