JPS60151564A - 直列接続したシングルエンデツド利得段を使用した高速比較器用のオフセツトの減少 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は高速比較器用のオフセットの減少を得るための
方法に関するものであって、更に詳細には、直列接続し
たシングルエンデツド利得段を使用した比較器を減少さ
せたオフセット状態で操作する方法に関するものである
。

オフセット電圧はオペアンプ（演算増幅器）の本質的な
特性である。それはゼロ基準電圧近傍での非対称的な動
作を発生させる。それは回路に従属するものであり、構
成要素の不整合や、偶発的な電圧のカップリング等の要
因によって発生される。特定のオペアンプに対するオフ
セット電圧の値は基本的には固定されているが、温度と
共にドリフトすることがあり、且つ同様の方法で構成さ
れたオペアンプ間においても変動することがある。

比較器（コンパレータ）として使用するオペアンプにお
いては、オフセットは特に重要であり且つ好ましからざ
るものである。比較器においては、入力電圧Ｖｊｎが基
準電圧Ｖｒｊｆの値にいつ到達するかということを決定
することが望ましい。比較器回路の正味のオフセットが
、例えば１０ｍＶである場合には、この遷移はＶｒｉｆ
に到達する前後１０ｍＶで発生する。このことは１０ｍ
Ｖのエラーを導入する。このような内蔵されているエラ
ーは高分解能比較器にとって許容できるものではない。

高分解能比較器におけるオフセットを減少させる１技術
は、一連のカスケード接続したインバータ段を使用する
比較器を構成することである。このような比較器の構造
を第１ａ図に示しである。

このタイプの比較器及びその従来の動作方法は、Ｓ、　
Ｗ、　Ｃｈｉｎ等の［電荷をバランスさせることは１０
ビットＡ−Ｄ変換器チップにとって重要である」、エレ
クトロニクス、１９８１年１０月６日、１３６頁、及び
ナショナルセミコンダクターＡＤＤ３５００／ＡＤＤ３
５０１　３　１／２ディジットＤＶＭ、多重化された７
セグメント出力付、に関する明細シート等の文献に記載
されている。

動作について説明すると、クロック信号Ａ及びＡが時間
と共に変化すると、比較器回路はノード１００上に差動
電圧、即ちＶ　ｉｎ　−Ｖ　ｒｅｆ、を発生させる。Ｖ
ｉｎ及びＶｒｅｆの相対的な値に従い、この差動電圧は
それが如何に小さなものであっても、正又は負である。

この差動電圧はコンデンサ１２上に保持され、適宜の時
間に、引き続くインバータ段１３，１５，１７，１９に
よって増幅され、従ってメモリ装置２０が差動電圧Ｖ　
ｉｎ　−Ｖ　ｒｅｆの符号に応じてデジタル“１′″又
はデジタル＃　Ｏ１１を表わす正又は負の電圧を保持す
る。メモリ装置２０はサイクル中の適宜の時間において
信号Ｆによってチェックされ、比較の結果の出力読取り
が得られる。この回路における欠点としては、各インバ
ータ段に対して、（トランジスタ２１−２４のゲートと
ソース・ドレイン領域との間に形成されているコンデン
サを介して）クロックから増幅を行うインバータ段の入
力リードへ電圧のフィードスルーが発生すること等の理
由により、増幅を行う前にインバータ段の入力にエラー
電荷が存在するということである。このエラー電荷は爾
後のインバータ段によって増幅され、誤った比較の結果
を発生するような著しい累積的なエラーを発生する。こ
のような累積的なエラーに対する最も著しい寄与は最初
の利得段（インバータ１３．スイッチングトランジスタ
２１）によって与えられる。

何故ならば、このようなエラーは爾後の利得段によって
完全に増幅され、爾後の利得段のオフセットの影響は最
初の利得段によって与えられる利得によって減少される
からである。とにかく、このような累積的なエラーは高
分解能比較を行うことの妨げとなる。

本発明は、以上の点に鑑み為されたものであって、シン
グルエンデツド利得段を使用する高分解能比較を行うこ
との可能な方法及び装置を提供することを目的とする。

本発明の別の目的とするところは、最初の利得段がオフ
セットエラーを発生することがないように構成されてお
り、最初の段の開放ループ利得によりオフセットの寄与
が減少されているために爾後の利得段が比較動作に殆ど
影響を与えることがないものであって、シングルエンデ
ツド利得段を使用する高分解能比較を行うための動作シ
ーケンスを提供することである。本発明の更に別の目的
とするところは、直列接続したシングルエンデツド利得
段を使用する比較器の動作方法を提供するものであって
、爾後の段より先に第１段をオンさせることにより最初
の段におけるオフセットを無効とさせることを特徴とす
る方法を提供することである。

本発明によれば、複数個の直列接続したシングルエンデ
ツド利得段を有する高速の比較器に対する動作方法が提
供されている。最初の利得段のオフセット電圧は相殺さ
れている。このことは、最初の段の開放ループ利得によ
り爾後の利得段のオフセットを減少させることを可能と
している。即ち、最初の段のオフセット電圧を相殺する
ことにより、ゼロ出力電圧を発生させる差動入力電圧は
望まれる如くもっとゼロに近い値とされる。

動作につき説明すると、最初の利得段のスイッチングト
ランジスタは、爾後の段のスイッチングトランジスタが
オン状態を維持している間にオフされて最初のインバー
タ段を動作状態とさせ、従ってこれらインバータの入力
リードはそれらの初期状態とされる。これにより、最初
の段のオフセットエラーが除去される。その後、残りの
利得段が動作されて差動入力信号を増幅する際には、そ
れらの残りの利得段のエラーは最初の段（そのオフセッ
トは既に除去されている）の大きな開放ループ利得によ
って増幅されることがないのでこれらの利得段のオフセ
ットエラーに対する寄与は小さい。従って、入力電圧と
基準電圧との間において高分解能比較を行うことが可能
である。

以下、添付の図面を参考に、本発明の具体的実施の態様
について詳細に説明する。シングルエンデツド利得段比
較器は高速であり、共通モード信号制限を有しておらず
、単一の又は大型の集積回路装置の一部として構成され
る場合に占有する面積はｔＪｓさく１本質的に安定であ
る。然し乍ら、オフセット電圧エラーは問題として残る
。電圧オフセットを減少させるための従来の試みは、前
述した如くクロックのフィードスルーの問題があるため
に、あまり効果的なものではながった６例えば、Ａ、　
Ｄｉｎｇｗａｌｌの「モノリシック拡張可能な６ビツｈ
　２０　Ｍ　Ｈｚ　ＣＭ　ＯＳ　／　Ｓ　ＯＳ　Ａ−Ｄ
変換器」、ＩＥＥＥ・ジャーナル・オフ・ソリッドステ
ートサーキッッ、１９７９年１２月、９２６頁の文献に
記載されている。

一連のシングルエンデツド利得段を有する比較器１０の
従来の動作は、第２ａ図乃至第２ｃ図のタイミング線図
と共に第１ａ図の回路図を参照することによって理解す
ることが可能である。第２ｂ図に示した如く、クロック
信号Ｂ、Ｃ，Ｄ、Ｅが高であると、スイッチングトラン
ジスタ２１乃至２４はオン状態を維持し、従って利得段
１１３゜１１５．１１７，１．１９　（夫々反転用増幅
器１３゜１．５，１７．１９を有している）の入力リー
ドと出力リードとがショートされ、従って比較を行う前
にこれらの利得段はゼロ（リセット）動作される。この
期間中に、クロック信号Ａは低であり、従ってトランジ
スタスイッチ１１がオフされ、トランジスタスイッチ９
がオンされ、従って基準電圧Ｖｒｅｆがノード１００及
びコンデンサ１２へ印加される。

次いで、クロック信号Ｂ、Ｃ，Ｄ、Ｅが低となり、従っ
てスイッチングトランジスタ２１，２２゜２３．２４が
オフされて、増幅器１３，１５，１７，１９が開放ルー
プモードとされる。直列接続されたシングルエンデツド
利得段の集合的な利得は、各個別的な段の利得の積であ
る。従って、累積的な利得ｇＴは、ｇｘ、ａ　Ｘ　ｇｘ
ｓ　Ｘ　ｇ□７×ｇ１゜であり、ｇｘ３は増幅器１３の
利得であり、ｇ□、は増幅器１５の利得であり、ｇｘ７
は増幅器１７の利得であり、ｇｘｓは増幅器１９の利得
である。各段１１３．１１５，１１７，１１９に対して
、偶発的な電流や、スイッチングトランジスタ２１乃至
２４のゲートとソース・ドレインとの間の容量結合や、
インバータ１３，１５，１７．１９内における構成要素
の不整合等に基づくオフセットエラーが存在している。

このオフセットは各インバータ１３゜１．５，１７．１
９の入力リード上にエラー電圧として現れる。比較器の
全体的な入力に関与したオフセット電圧（即ち、入力電
圧が基準電圧と等しいということを表わす比較器からの
出力信号を提供する入力電圧と基準電圧との間の差）は
全ての利得段１１３，１１５，１１７，１１９からの寄
与を有している。然し乍ら、後の利得段のオフセットの
寄与はその前の段の開放ループ利得によって減少される
。従って、最初の利得段１１３がオフセット電圧に対し
て最も大きな寄与を為すものである。

次いで、第２ａ図に示した如く、クロック信号Ａが高と
なり入力トランジスタ１１をオンさせ（且つトランジス
タ９をオフさせる）、従って入力電圧Ｖｉｎがノード１
００に与えられる。これによりコンデンサ１２が充電さ
れ、従って積分器１３の入力リードへ与えられる電圧は
差動電圧Ｖ　ｊ　ｎ−Ｖ　ｒｅｆである。比較器１ｏの
機能は差動電圧Ｖｉｎ　Ｖｒｅｉ’を発生しそれが検知
されることが可能であるように増幅することである。電
圧Ｖｉｎが基準電圧Ｖｒｅｆに近い場合には、差動電圧
Ｖ　ｉ’ｎ　−Ｖ　ｒｅｆは小さい。この差動電圧の極
性変化、即ちＶｉｎとＶｒｅｆとの交差が発生するや否
や検知することが可能であることが望ましい。オフセッ
ト電圧が存在し且つそれが増幅されると、ＶｉｎとＶ　
ｒｅｆの交差を精耐〜ｉこ検知することを著しく妨げる
ということが理解される。例えば、Ｓ、υ、Ｃｈｉｎ等
の（電荷をバランスさせることは１０ビットＡ−Ｂ変換
器チップにとって重要である）、エレクトロニクス、１
９８１年１０月６日、１３６頁に記載されている文献を
参照すると良い。

本発明はスイッチングトランジスタ２１，２２゜２３．
２４のクロックパルスをシーケンス動作させるために独
特の方法を使用しており、それにより比較器のエラーの
ない動作を行うことを可能としている。ノード１００上
へ差動電圧Ｖ　ｉｎ　−Ｖ　ｒｅｆを与えることは上述
した方法で行われる。各段に対して、そのスイッチング
トランジスタを制御するクロックが高となると、そのス
イッチングトランジスタはオンしそのインバータ入力リ
ードと出力リードとをショートさせ、その利得段をリセ
ットさせる。一方、クロックが低となると、そのスイッ
チングトランジスタがオフし、その利得段は増幅を行う
ための準備が為される。各段によって増幅が与えられる
。各増幅器の利得は、従来公知の如く、その利得段を形
成すべく使用されているトランジスタの幾何学的形状に
よって設定される。１実施例においては、ＣＭＯ８利得
段は、第１ｂ図に示した如く、Ｐチャンネルトランジス
タとＮチャンネルトランジスタとを有している。

本発明の方法は、第３ａ図乃至第３ｆ図と共に第１ａ図
を参照することにより理解することが可能である。比較
器を初期値化（リセッ１−）させるために、クロック信
号Ａ、Ｂ、Ｃ，Ｄ、Ｅは初期的に高である。この初期値
化の間に、入力電圧Ｖｉｎがトランジスタ１１を介して
ノード１００上に印加される。同時的に、トランジスタ
２１，２２゜２３．２４がオンされるので、インバータ
１３゜１５．１７．１９　（従って、利得段１１３，１
１５．１１７’、１１９）において初期値化条件が確立
さ九る。従って、インバータ１３．１．５．　１．７゜
１９は、それらの入力リード及び出方リードに現れるバ
イアス電圧ＶＢ　ｘａ＋ＶＢ１５１　ｖＢｌ、７１ｖＢ
１９で夫々自己バイアスされる。初期値化の後、クロッ
ク信号Ｂが低となり、最初の段１３の後の段のスイッチ
ングトランジスタがオフする前に最初の段１３のスイッ
チングトランジスタ２１がオフする。最初の段のオフセ
ットがゼロとされる、即ち最初の段の後の段は未だリセ
ツ１〜モードにあるので、最初の段に引き続く爾後の直
列接続されたシングルエンデツド利得段に関する限りオ
フセットは除去される。この時に、ＶＢ　！３　＋ｇ　
ｔａ　Ｖｏｆｆ□が第２段」１５の入力リードへ与えら
れる。尚、■ｏｆｆ□は入力段１１３の入力リード上に
現れることのあるエラー電荷に起因するオフセット電圧
であり、■　１３はリセットの間におけるインバーター
３からの出力電圧であり、ｇｘｇは第１段即ち最初の段
の利得である。然し乍ら、２番目の利得段１１５は未だ
初期値化中であるので、この電圧変化（ｖｌ、からｖＢ
１３＋ｇ１３ｖＯｆｆ１ヘノ変化）を２番目の段１１５
が検知することは出来ない。このことは第４図の部分概
略図から理解することが可能であり、そこに示した如く
、スイッチングトランジスタ２２及び２３に対するゲー
ト信号Ｃ，Ｄがオンである一方、スイッチングトランジ
スタ２１に対するゲート信号Ｂはオフとして示しである
。

この時に、インバータ１５及び１７の入力リード上の電
圧は、夫々、Ｖ　Ｂ　Ｉ　Ｓ及びＶ　Ｂ　１７であり、
それらはシングルエンデツド利得段１１５及び１１７の
自己バイアス電圧である。然し乍ら、最初のインバータ
段１１３に対しては、トランジスタ２１がオフであるか
ら、インバータ１３の入カリ−−ド上に現れる電圧はオ
フセラ１〜電圧Ｖｏｆｆ□であり、そのオフセット電圧
はトランジスタ２１を介してのリークからの寄与を有し
ている。然し乍ら、２番目のインバータ段１１５が初期
値化されている最中なので、インバータ１５に関する限
り、２番目の段に与えられる増幅された出力電圧ｇｚ３
ＶＯｆｆ１は無効とされ、即ち自己バイアス電圧ｖＢ１
５には何等影響を与えることがない。従来技術における
如く、仮りに第１段と第２段と第３段と第４段のスイッ
チングトランジスタ２１，２２，２３゜２４が同時にオ
フされると、第２段はｇ□３ｖｏｆｆ１をｇ□５で増幅
し、その結果、第１段からのオフセットはそれに引き続
く爾後の段を介して伝播し、累積的なエラーを発生させ
る。然し乍ら、本発明によれば、スイッチングトランジ
スタ２．１，２２゜２３．２４は同時的にオフされるこ
とがなく、従って従来の比較器と比べて分解能を著しく
増加させた比較器を提供することを可能としている。

次いで、クロック信号Ａ、Ｃ，Ｄ、Ｅが低となり（第３
ａ図乃至第３ｆ図参照）、従ってスイッチングトランジ
スタ２２，２３．２４がオフされ、トランジスタ１１が
オンされる（トランジスタ９がオフする）。従って、入
力電圧Ｖｉｎがノード１００へ接続される。スイッチ２
１，２２，２３゜２４がオフされているので、利得段１
１３，１１５．１”１７，１１９はそれらの入力リード
へ与えられる電圧変化を増幅する準備が為されている。

クロックＡが低となることにより電圧変化Ｖｒｅｆ−Ｖ
ｉｎがノード１００へ与えられる。増幅器１３がこの信
号を増幅すると共に、信号αｇ□−（Ｖｒｅｆ−Ｖｉｎ
）を第２段１５の入力リードへ与える。

尚、αはコンデンサ１２を介しての減衰である。

クロックＣが低となった後すぐに、第２段１５はその入
力電圧に関し入力電圧変化のみを増幅する。

この場合において、この電圧は次の如くである。

ｇ　□ａ　Ｖｏｆｆ□＋　Ｖ　Ｂ　ｔａ　、　（１）ノ
ード１００がＶｊｎへ接続されると、電圧変化Ｖｉｎ−
’Ｖｒｅｆが第１段１１３へ与えられる。従って、第１
段１］３の最終的な出力電圧は以下の如くである。

ｇ１３Ｖｏｆｆ、＋Ｖ　、３＋α（Ｖｊｎ−Ｖｒｅｆ）
ｇｘａ　（２）第２段は、上の式（１）及び（２）の間
の差電圧、即ちａ　（Ｖｒｅｆ　Ｖｉｎ）　ｇ　ｘａを
増幅する。重要なことであるが、この差電圧は第１段の
オフセットエラーＶ　Ｏｆ　ｆ　ｘ　ａの影響を受けて
いない。従って、第２段１５は、第２段１５からのオフ
セットエラーｖｏｆｆ１５のみを有するａ　（Ｖｊｎ−
Ｖｒｅｆ）　ｇｘａを増幅する。同様に、段１７及び１
９は、段１３以外のその前に存在する段からのオフセッ
ト電圧と共に、入力差動信号を増幅する。然し乍ら、出
力エラーが比較器１０の入力へ帰還されると（オフセッ
ト電圧は常に入力へ帰還される）、それは最初の段の利
得によって減少され、従ってもはや無視することが可能
である。即ち、Ｖ　ｉｎ　＝　Ｖ　ｒｅｆを表わす出力
信号を与える入力電圧は、従来の比較器と比べて、Ｖｒ
ｅｆへ一層近付けられることとなる。例えば、従来のク
ロックスイッチング技術を使用した場合（即ち、クロッ
クＢ、Ｃ，Ｄ、Ｅが同時的に低となる）、入力オフセッ
トエラー電圧Ｖｉｎｏｆｆが存在し、入力電圧（Ｖ　ｒ
ｅｆ　十Ｖ　１ｎｏｆｆ　）が入力電圧が参照される即
ち帰還されるＶ　ｒｅｆと等しいということを表わす出
力信号を供給することが必要とされる。本発明方法のク
ロックスイッチング技術を使用した場合には、入力オフ
セットエラーは最初の段１３の利得ｇ□３によって減少
される。従って、本発明によれば、入力電圧（Ｖｒｅｆ
　十Ｖ　１ｎｏｆｆ　／　ｇ□３）が出力信号を与える
ことを必要とされ、このことは従来の比較器を使用する
場合と比べて一層正確な電圧比較を行うことを可能とす
るということを表わしている。

オフセットを減少させる本発明方法には２つの特徴があ
る。第１に、入力トランジスタ１１とその後に引き続く
利得段のスイッチングトランジスタの両方がオンしてい
る間に第１段１１３又は１１１の上流側の段のスイッチ
ングトランジスタに関するタイミング信号が低となるの
で、最初の段がエラーを発生することが防止される。何
等かのリーク電流乃至は何等かの回路に基づくオフセッ
トがある場合には、第１段を介して増幅され、閉したル
ープの爾後の利得段において相殺される。第４図及び第
５図を参照すると、クロック信号Ｂが低となると、イン
バータ１３の出力電圧が■８□３＋ｇ　、、　Ｖｏｆｆ
１３となる。尚、Ｖ　ｏ　ｆ　ｆ　−３はりｏ、７り信
号Ｂが低となることによりノードｂにおける正味の電圧
変化である。電圧Ｖ　Ｂ１３は初期値化電圧であるので
それが現れる。次いで、クロックＡが低となると、ノー
ド１００における電圧はＶ　ｉｎ　−Ｖ　ｒｅｆだけ変
化する。これは、ノード１０１上において変化α（Ｖｉ
ｎ−Ｖｒｅｆ）を発生させる。従って、インバータ１３
の全体的な出力電圧は■Ｂ１３十ｇ□、Ｖｏｆｆ１３＋
　ａ　（Ｖｉｎ−Ｖｒｅｆ）　ｇ１３である。従って、
インバータ１３の出力電圧における変化は以下の如くで
ある。

Ｖ　Ｔ２１３＋　ｇ□、Ｖｏｆｆ、＋　ａ　ｇｔａ　（
Ｖｉｎ−Ｖｒｅｆ）ＶＢｌ、３　＋ｇ、３Ｖｏｆｔ１３
ａ　ｇｔ３（Ｖｉｎ　Ｖｒａｆ）尚、ｖ　１３＝最初の
利得段１３上の自己バイアス電圧ｖｏｆｆ、＝最初の利
得段に対するオフセット電圧ｇ工３＝最初の段の利得 Ｖｉｎ＝入力電圧 Ｖｒｅｆ＝基準電圧 α＝入力コンデンサー２を介しての減衰従って、入力電
圧Ｖｉｎの比較が行われる場合、即ち差動電圧Ｖ　ｉｎ
　−Ｖ　ｒｅｆが増幅される場合、第１段１１３からの
オフセットエラーが影響することがなく、電圧差Ｖｊｎ
−Ｖｒｅｆの増幅のみが行ねれる。従って、第１段１１
３からのオフセット電圧エラーが爾後の段１１５，１１
７，１１９によって増加されるということがない。本発
明方法においてオフセットを減少させる２番目の特徴と
しでは、何れかの段のオフセットはその前の段の開放ル
ープ利得によって減少されるので、爾後の段１５．１７
．１９に存在するエラーが最終的な結果に著しい影ｉを
与えることがないということである。従って、２番目の
段１１５の実効オフセット（入力に参照される）はＶｏ
ｆｆ□ｓ／ｇｔａで与えられ、Ｖｏｆｆｌ、はインバー
タ１５のオフセットであり、従って第２利得段１１５の
オフセットである。この同一の原理がインバータ１７の
オフセットにも適用され、そこでの実効オフセットはＶ
ｏｆｆｘｓ　／　ｇ　ｔａ　ｇ　ｉｓであり、Ｖｏｆｆ
ｌ、は第３利得段１７のオフセットである。一方、イン
バータ１９に対しては、実効オフセットはＶｏｆｆ４ｇ
　／　ｇ　ｘ３ｇ　ｘ５ｇ１□であり、Ｖｏｆｆ□９は
第４利得段１９のオフセットである。従って、これらの
爾後の段にオフセットが存在したとしても、これらのオ
フセラＩ−は基準電圧Ｖｒｅｆに関する入力電圧Ｖｉｎ
の全体的な比較には殆ど影響を与えることがない。

以上の好適実施例に関連して説明した本発明方法におい
ては、第１利得段をその他の段に先んじて開放ループモ
ードとするものである。然し乍ら、最終段の前の何れか
の段をその後の段より前に開放ループモードとすること
によっても程度は落ちるが付加的な利点を得ることが可
能である。例えば、１実施形態においては、クロックパ
ルスＤ及びＥより前にタロツクパルスＣがスイッチング
トランジスタ２２をオフさせる構成とすることが可能で
ある。

以上、本発明の具体的実施の態様について詳細に説明し
たが、本発明はこれら具体例にのみ限定されるべきもの
ではなく、本発明の技術的範囲を逸脱することなしに種
々の変形が可能であることは勿論である。

【図面の簡単な説明】

第１ａ図は直列接続したシングルエンプツト利得段を使
用した比較器の概略図、第１ｂ図は典型的な従来のＣＭ
ＯＳインバータの概略図、第２ａ図乃至第２ｃ図は第１
ａ図の回路を使用した従来技術のクロック信号を示した
各タイミング線図、第３ａ図乃至第３ｆ図は本発明の方
法に基づいて第１図の回路を動作させるための各タイミ
ング線図、第４図は本発明方法に基づいた第１段とその
後の段の夫々の状態の関係を示した第１ａ図の回路の部
分概略図、第５図はエラー電荷のオフセットに対する寄
与を表わした第１ａ図の回路の部分概略図、である。 （符号の説明） １３．１り、１７．１９　：反転増幅器２１．２２，２
３，２４　ニスイツチングトランジスタ２０：メモリ装
置 １００：ノード １１３．１１５，１１７，１１９　：利得段特許出願人
　アメリカン　マイクロシステムズ。 インコーホレイテッド （２＋Φ　（Ｑ　司Ｗ

Claims (1)

1. 【特許請求の範囲】 ■、　各段が入力リードと出力リードとを持ったインバ
   ータを有すると共に前記インバータの前記入力リードと
   出力リードとの間に接続されたスイッチ手段とを有して
   おり、複数個の直列接続したシングルエンデツド利得段
   を具備する比較器の動作方法において、入力電圧と基準
   電圧の差を表わす信号を前記シングルエンデツド利得段
   の最初の段の入力リードへ印加し、前記スイッチ手段を
   閉じ、前記シングルエンデツド利得段の少なくとも１個
   の段の前記入力リードと出力リードとの間に接続されて
   いる前記スイッチ手段を開き、前記少なくとも１個のシ
   ングルエンデツド利得段は開放ループ増幅モードとされ
   て前記シングルエンデツド利得段の入力リード上に現れ
   るオフセット電圧を前記段を介して増幅すると共に閉ル
   ープゼロ化モードにある前記爾後の段によって無効とさ
   れ、前記少なくとも１個のシングルエンデツド利得段の
   前及び後に存在する利得段の前記入力リードと出力リー
   ドとの間に接続されている前記スイッチ手段を開き、従
   って前記直列接続されたシングルエンデツド利得段が比
   較器として機能することを特徴とする方法。 ２、特許請求の範囲第１項に於いて、前記少なくとも１
   個のシングルエンデツド利得段が最初のシングルエンデ
   ツド利得段であることを特徴とする方法。 ３、特許請求の範囲第１項に於いて、前記シングルエン
   プツト利得段の最終の段からの出力信号を評価すること
   を特徴とする方法。 ４、特許請求の範囲第１項に於いて、前記１個又はそれ
   以上のシングルエンデツド利得段の入力リードと出力リ
   ードとの間に接続されている前記スイッチ手段を開く前
   に、前記基準電圧を前記最初のシングルエンデツド利得
   段の入力リードへ印加することを特徴とする特許 ５、特許請求の範囲第１項に於いて、前記シングルエン
   デツド利得段の前及び後に存在する利得−の前記入力リ
   ードと出力リードとの間に接続されている前記スイッチ
   手段を開く前に、入力電圧を前記最初のシングルエンデ
   ツド利得段の入力リードへ印加することを特徴とする方
   法。 ６、特許請求の範囲第１項に於いて、前記各スイッチ手
   段がトランジスタを有していることを特徴とする方法。 ７、特許請求の範囲第６項に於いて、前記トランジスタ
   がＭＯ３＋−ランジスタであることを特徴とする方法。 ８、特許請求の範囲第１項に於いて、前記各シングルエ
   ンデツド利得段がコンデンサを有しており、該コンデン
   サの第１プレートが前記インバータの前記入力リードへ
   接続されると共にその第２プレートが前記比較器の入力
   リードとして機能することを特徴とする方法。