JPS60154568A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS60154568A JPS60154568A JP59010788A JP1078884A JPS60154568A JP S60154568 A JPS60154568 A JP S60154568A JP 59010788 A JP59010788 A JP 59010788A JP 1078884 A JP1078884 A JP 1078884A JP S60154568 A JPS60154568 A JP S60154568A
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- JP
- Japan
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- layer
- impurity concentration
- semiconductor device
- conductivity type
- epitaxial layer
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- Pending
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
- H10D62/17—Semiconductor regions connected to electrodes not carrying current to be rectified, amplified or switched, e.g. channel regions
- H10D62/351—Substrate regions of field-effect devices
- H10D62/357—Substrate regions of field-effect devices of FETs
- H10D62/364—Substrate regions of field-effect devices of FETs of IGFETs
Landscapes
- Recrystallisation Techniques (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（発明の技術分野）
この発明は半導体装置の製造方法に関する。
（技術的背景）
先ず、この発明の説明に先立ち、従来の半導体装置の製
造方法をＭＯ５半導体装置について簡単に説明する。
造方法をＭＯ５半導体装置について簡単に説明する。
第１図（Ａ）〜（Ｃ）に示す従来の製造方法においては
、先ず、第１図（Ａ）に示すように、第一導電型の半導
体基板１に選択酸化を行ってローカル酸化膜２を形成し
１次に、第１図（’Ｂ）に示すように、ゲート酸化膜３
を形成した後、ゲート金属４を形成し、続いて、第１図
（Ｃ）に示すように、不純物５のイオン打込みによる方
法或いはその他の方法によって、反対の、第二導電型を
有するソース及びドレイン領域６ａ及び６ｂを形成して
ＭＯ９Ｏ９半導体装置り上げている。
、先ず、第１図（Ａ）に示すように、第一導電型の半導
体基板１に選択酸化を行ってローカル酸化膜２を形成し
１次に、第１図（’Ｂ）に示すように、ゲート酸化膜３
を形成した後、ゲート金属４を形成し、続いて、第１図
（Ｃ）に示すように、不純物５のイオン打込みによる方
法或いはその他の方法によって、反対の、第二導電型を
有するソース及びドレイン領域６ａ及び６ｂを形成して
ＭＯ９Ｏ９半導体装置り上げている。
しかしながら、この従来方法によって製造された半導体
装置は、第２図の概略図に示すように、ソースとドレイ
ンとして供する円領域８ａ及びＢｂ間の間隔りが短くな
ると、ドレイン領域６ｂからのびた空乏層７がソース領
域６ａと接触し、バンチスルー現象により、耐圧が５ｖ
程度にまで低下してしまうという欠点があった。
装置は、第２図の概略図に示すように、ソースとドレイ
ンとして供する円領域８ａ及びＢｂ間の間隔りが短くな
ると、ドレイン領域６ｂからのびた空乏層７がソース領
域６ａと接触し、バンチスルー現象により、耐圧が５ｖ
程度にまで低下してしまうという欠点があった。
この欠点を防止するため、従来は第３１Δ（Ａ）〜（Ｄ
）に示す゛ような別の製造方法が提案されていた。
）に示す゛ような別の製造方法が提案されていた。
この方法によれば、第３図（Ａ）に示すように。
第−・導電型の基板ｌにホトレジストをパターニングし
てマスク層７を形成し、このマスク層７を使用して同一
の第一導電型の不純物８をイオン打込みにより打込み、
次いで、熱処理を行って基板ｌの不純物濃度よりも高い
高不純物濃度層９を形成する。
てマスク層７を形成し、このマスク層７を使用して同一
の第一導電型の不純物８をイオン打込みにより打込み、
次いで、熱処理を行って基板ｌの不純物濃度よりも高い
高不純物濃度層９を形成する。
続いて、第１図（Ａ）〜（Ｃ）に示した第１の従来方法
と同様な処理を行い、第３図（Ｂ）に示すように、ロー
カル酸化膜２を形成し、続いて、第３図（Ｃ）に示すよ
うに、ゲート酸化膜３と、ゲート金属４とを形成し、次
に、第３図（Ｄ）に示すように、ソース領域６ａ及びド
レイン領域８ｂを形成している。
と同様な処理を行い、第３図（Ｂ）に示すように、ロー
カル酸化膜２を形成し、続いて、第３図（Ｃ）に示すよ
うに、ゲート酸化膜３と、ゲート金属４とを形成し、次
に、第３図（Ｄ）に示すように、ソース領域６ａ及びド
レイン領域８ｂを形成している。
この第２の従来方法においては、ソース及びドレイン領
域における基板の不純物濃度が第１の従来方法による場
合よりも高いので、パンチスルー現象による耐圧の低下
は抑制することが出来るが、イオン打込みにより生じる
欠陥層に起因する半導体装置の特性の悪化や、不純物濃
度の増大によａしきい値電圧の変動といった別の問題が
生ずるという欠点があった。
域における基板の不純物濃度が第１の従来方法による場
合よりも高いので、パンチスルー現象による耐圧の低下
は抑制することが出来るが、イオン打込みにより生じる
欠陥層に起因する半導体装置の特性の悪化や、不純物濃
度の増大によａしきい値電圧の変動といった別の問題が
生ずるという欠点があった。
また、第１の従来方法において、第一導電型の半導体基
板の不純物濃度を高くする方法が考えられる。しかし、
その場合には、コンプリメンタリＭＯ９を製造するとき
、第一導電型とは反対導電型の層を、イオン打込みなど
の方法によって、形成する必要があり、しかも、その層
の不純物濃度も高くする必要がある。同一の不純物濃度
すなわちキャリア濃度を得るため、不純物濃度を高める
と欠陥層の発生や、半導体装置の雑音特性が劣化すると
いう欠点があっ、た。
板の不純物濃度を高くする方法が考えられる。しかし、
その場合には、コンプリメンタリＭＯ９を製造するとき
、第一導電型とは反対導電型の層を、イオン打込みなど
の方法によって、形成する必要があり、しかも、その層
の不純物濃度も高くする必要がある。同一の不純物濃度
すなわちキャリア濃度を得るため、不純物濃度を高める
と欠陥層の発生や、半導体装置の雑音特性が劣化すると
いう欠点があっ、た。
（発明の目的）
この発明の目的は、上述した従来方法が有する欠点を除
去した半導体装置の製造方法を提供することにある。
去した半導体装置の製造方法を提供することにある。
（発明の構成）
この目的の達成を図るため、この発明の半導体装置の製
造方法によれば、第一導電型の基板に第二導電型の高不
純物濃度層を形成した後、この基板上に第二導電型のエ
ピタキシャル層を設け、」上述の基板中の高不純物濃度
層から、このエピタキシャル層の上側表面に達するまで
、不純物拡散を行って、このエピタキシャル層に第二導
電型の高不純物濃度層を形成し、然る後このエピタキシ
ャル層の高不純物濃度層に所要の半導体素子領域を作り
込むことを特徴とする。
造方法によれば、第一導電型の基板に第二導電型の高不
純物濃度層を形成した後、この基板上に第二導電型のエ
ピタキシャル層を設け、」上述の基板中の高不純物濃度
層から、このエピタキシャル層の上側表面に達するまで
、不純物拡散を行って、このエピタキシャル層に第二導
電型の高不純物濃度層を形成し、然る後このエピタキシ
ャル層の高不純物濃度層に所要の半導体素子領域を作り
込むことを特徴とする。
（実施例の説明）
以下、図面を参照してこの発明の実施例につき説明する
。
。
第４図（Ａ）〜（Ｅ）はこの発明の半導体装置の製造方
法を説明するための製造工程図である。これら図は主要
製造段階におけるウェハの状態を示す部分的断面図であ
り、図中各構成成分の寸法、形状及び配置関係はこの発
明を理解出来る程度に概略的に示しである。また、これ
ら断面図において、図の複雑化を回避するために、断面
を表わすハツチング等を一部分省略して示しである。
法を説明するための製造工程図である。これら図は主要
製造段階におけるウェハの状態を示す部分的断面図であ
り、図中各構成成分の寸法、形状及び配置関係はこの発
明を理解出来る程度に概略的に示しである。また、これ
ら断面図において、図の複雑化を回避するために、断面
を表わすハツチング等を一部分省略して示しである。
この発明の実施例をＭＯ８半導体装置につき説明する。
第４図（Ａ）に示す工程では、先ず、出発材料を第一導
電型、例えば、Ｐ型でかつ抵抗率が１０〜２０ΩΦｃｌ
ｌの半導体基板１０とする。次に、この基板１０の表面
１０ａにホトレジストをパターニングしてマスク層１１
を設け、第二導電型であるｎ型の不純物１２としてリン
を用い、このマスク層１１を利用して、基板１０にリン
のイオン打込みを行ってｎ型の高不純物濃度層１３を形
成する。このイオン打込みを、例えば、１００ｅＶの打
込みエネルギー及びｌ×１０” 〜ｌ Ｘ １０”個／
ｃｍ２のドーズ量で行い、例えば、この層１３の深さを
０．５ ｐ、ｖａ程度とし及びシート抵抗を５０〜ｌ０
ｆｌΩ／口とするのが好適である。
電型、例えば、Ｐ型でかつ抵抗率が１０〜２０ΩΦｃｌ
ｌの半導体基板１０とする。次に、この基板１０の表面
１０ａにホトレジストをパターニングしてマスク層１１
を設け、第二導電型であるｎ型の不純物１２としてリン
を用い、このマスク層１１を利用して、基板１０にリン
のイオン打込みを行ってｎ型の高不純物濃度層１３を形
成する。このイオン打込みを、例えば、１００ｅＶの打
込みエネルギー及びｌ×１０” 〜ｌ Ｘ １０”個／
ｃｍ２のドーズ量で行い、例えば、この層１３の深さを
０．５ ｐ、ｖａ程度とし及びシート抵抗を５０〜ｌ０
ｆｌΩ／口とするのが好適である。
次に、第４図（Ｂ）に示す工程では、マスク層１１を除
去した後に、基板１０の表面１０ａ上にｎ型のエピタキ
シャル層１４を成長させる。このエピタキシャル層１４
は、例えば、１１００〜１１５０℃の温度で３〜１０ｐ
ｍの厚さに成長させ、その抵抗率を２〜４Ω・ａｍとす
るのが好適である。また、このエピタキシャル層１４を
ｎ型のリンドープ層としている。
去した後に、基板１０の表面１０ａ上にｎ型のエピタキ
シャル層１４を成長させる。このエピタキシャル層１４
は、例えば、１１００〜１１５０℃の温度で３〜１０ｐ
ｍの厚さに成長させ、その抵抗率を２〜４Ω・ａｍとす
るのが好適である。また、このエピタキシャル層１４を
ｎ型のリンドープ層としている。
続いて、１０００〜１２００℃の温度で３０分〜２時間
の熱処理を行い、ｎ型の高不純物濃度！ｒｊ１３から不
純物をエピタキシャル層１４の上側表面１４ａにまで拡
散 、させ、このエピタキシャル層１４に上述の高不純
物５１３が拡散した第二導電型の高不純物濃度層１５を
形成する。この拡散層１５０表面表面を、例えば、この
エピタキシャル層１４の固有の表面濃度のＩＯ倍程度と
するのが好適である。また、この熱処理によって、半導
体基板ｌＯ中でも深さ３〜１０．腸程度にリンが拡散し
、高不純物濃度層１３が下方に拡張する。
の熱処理を行い、ｎ型の高不純物濃度！ｒｊ１３から不
純物をエピタキシャル層１４の上側表面１４ａにまで拡
散 、させ、このエピタキシャル層１４に上述の高不純
物５１３が拡散した第二導電型の高不純物濃度層１５を
形成する。この拡散層１５０表面表面を、例えば、この
エピタキシャル層１４の固有の表面濃度のＩＯ倍程度と
するのが好適である。また、この熱処理によって、半導
体基板ｌＯ中でも深さ３〜１０．腸程度にリンが拡散し
、高不純物濃度層１３が下方に拡張する。
次に、第４図（Ｃ）に示す工程では、エピタキシャル層
１４の半導体素子領域を形成しない部分に、いわゆる、
ＬＯＣＯＳ法によりローカル絶縁層ＩＢを形成する。こ
の場合、この絶縁層１Ｂを、例えば、厚さが０．７〜１
＃Ｌ１程度の酸化膜とするＱが好適である。
１４の半導体素子領域を形成しない部分に、いわゆる、
ＬＯＣＯＳ法によりローカル絶縁層ＩＢを形成する。こ
の場合、この絶縁層１Ｂを、例えば、厚さが０．７〜１
＃Ｌ１程度の酸化膜とするＱが好適である。
次に、第４図（Ｄ）に示す工程において、エピタキシャ
ル層１４の上側表面１４ａにゲート酸化膜１７を、例え
ば、５ｉ＋ｏ Ａ程瓜の厚さで形成し、然る後、このゲ
ート酸化膜１７上にゲート電極１８を形成する。このゲ
ート電極１８を、例えば、厚さが０．２〜０．３ ｇｍ
でシート抵抗が１０〜２００７口であるリンドープのポ
リシリコン層とするのが好適である。
ル層１４の上側表面１４ａにゲート酸化膜１７を、例え
ば、５ｉ＋ｏ Ａ程瓜の厚さで形成し、然る後、このゲ
ート酸化膜１７上にゲート電極１８を形成する。このゲ
ート電極１８を、例えば、厚さが０．２〜０．３ ｇｍ
でシート抵抗が１０〜２００７口であるリンドープのポ
リシリコン層とするのが好適である。
次に、第４図（Ｅ）に示す工程において、エピタキシャ
ル層Ｉ４中の高不純物濃度層１５の表面領域に所要の半
導体素子領域を形成する。この場合には、例えば、第一
導電型であるｐ型のソース領域１１１ａ及びドレイン領
域１９ｂをポロンのイオン注入により形成する。これら
領域の深さを、例えば、０．４ ｇｔｎ程度とし、また
シート抵抗を１００〜２００Ω／口とするのが好適であ
る。
ル層Ｉ４中の高不純物濃度層１５の表面領域に所要の半
導体素子領域を形成する。この場合には、例えば、第一
導電型であるｐ型のソース領域１１１ａ及びドレイン領
域１９ｂをポロンのイオン注入により形成する。これら
領域の深さを、例えば、０．４ ｇｔｎ程度とし、また
シート抵抗を１００〜２００Ω／口とするのが好適であ
る。
第５図゛はこのようにして製造されたＭＯ８半導体装置
の不純物濃度分布を示す線図であ、横軸にエピタキシャ
ル層１４の表面１４ａから基板ｌの側へ図った距離をプ
ロットし、縦軸に基板及びエビタヤウヤ２．層中。第ユ
導、ヤ。高不純物濃度層、３ツ １び１５の不純物濃度
をプロットして示しである。
の不純物濃度分布を示す線図であ、横軸にエピタキシャ
ル層１４の表面１４ａから基板ｌの側へ図った距離をプ
ロットし、縦軸に基板及びエビタヤウヤ２．層中。第ユ
導、ヤ。高不純物濃度層、３ツ １び１５の不純物濃度
をプロットして示しである。
この不純物濃度分布曲線Ｉから、この第二導電型の高不
純物濃度層１３及び１５の不純物濃度分布はエピタキシ
ャル層１４の表面１４ａからエピタキシャル層１４と基
板ｌとの境界面へ向かい高くなっていることがわかる。
純物濃度層１３及び１５の不純物濃度分布はエピタキシ
ャル層１４の表面１４ａからエピタキシャル層１４と基
板ｌとの境界面へ向かい高くなっていることがわかる。
上述した実施例ではＮＯＳ半導体装置につき説明したが
、にＩｓ半導体装置に一般に適用出来る。また、半導体
基板材料としてシリコンを使用出来るが、それ以外の他
の材料、例えば、化合物半導体材料を使用出来、その場
合にはエピタキシャル層の材料を基板材料に適合する材
料とする。
、にＩｓ半導体装置に一般に適用出来る。また、半導体
基板材料としてシリコンを使用出来るが、それ以外の他
の材料、例えば、化合物半導体材料を使用出来、その場
合にはエピタキシャル層の材料を基板材料に適合する材
料とする。
また、上述した実施例では第一導電型をｐ型としたがｎ
型とし、他の層又は領域の導電型をこれに対応させて反
転させることが出来る。
型とし、他の層又は領域の導電型をこれに対応させて反
転させることが出来る。
また、各構成成分の寸法、形状及び配置関係は所要に応
じて適切に選定出来ること明らかである。
じて適切に選定出来ること明らかである。
（発明の効果）
」二連した説明からも明らかなように、先ず第一に、こ
の発明ではエピタキシャル層の基板側の低面からこのエ
ピタキシャル層の上側表面に達するまで高不純物濃度層
を拡散して形成するのであるから、従来のイオン打込み
による場合に生じていた表面近くの欠陥層が発生する恐
れが無いという利点があり、従って、ＭＩＳ半導体装置
の放射雑音゛が減少し、低雑音のＮＩＳ半導体装置が得
られ５る。
の発明ではエピタキシャル層の基板側の低面からこのエ
ピタキシャル層の上側表面に達するまで高不純物濃度層
を拡散して形成するのであるから、従来のイオン打込み
による場合に生じていた表面近くの欠陥層が発生する恐
れが無いという利点があり、従って、ＭＩＳ半導体装置
の放射雑音゛が減少し、低雑音のＮＩＳ半導体装置が得
られ５る。
さらに、不純物濃度分布はエピタキシャル層と、半導体
基板との境界面へ向って高くなっているので、寄生バイ
ポーラトランジスタの寄生直流゛電流増幅率ｈＦＥは、
リンドープを行わない場合に比べて、１／１０〜１／＋
００にまで低減するので、従来に比べてラッチアップが
起りにくいという利点がある。
基板との境界面へ向って高くなっているので、寄生バイ
ポーラトランジスタの寄生直流゛電流増幅率ｈＦＥは、
リンドープを行わない場合に比べて、１／１０〜１／＋
００にまで低減するので、従来に比べてラッチアップが
起りにくいという利点がある。
さらに、高不純物濃度層を有しているため。
ソース領域及びドレイン領域の底部での空乏層が伸びず
、従って、この発明によれば、同一寸法の設計条件の下
では、パンチスルー耐圧が第１図の従来例の場合の５ｖ
程度から５０Ｖ程度に高まるという利点が得られる。
、従って、この発明によれば、同一寸法の設計条件の下
では、パンチスルー耐圧が第１図の従来例の場合の５ｖ
程度から５０Ｖ程度に高まるという利点が得られる。
さらに、表面の不純物濃度は２ｘ！０ 個／ｃ＋ｗ３程
度であって比較的上昇しないため、しきい値電圧を０．
３〜１．５ Ｖ程度に制御出来るという利点がある。
度であって比較的上昇しないため、しきい値電圧を０．
３〜１．５ Ｖ程度に制御出来るという利点がある。
従って、この発明による半導体装置の製造方法は短いチ
ャンネルを有するＭＩＳ半導体装置の製造に適用して好
適である。
ャンネルを有するＭＩＳ半導体装置の製造に適用して好
適である。
第１図（Ａ）〜（Ｃ）は従来の半導体装置の製造方法の
一例を説明するための製造工程図、第２図は第１図の従
来方法による欠点を説明するための線図、 第３図（Ａ）〜（Ｄ）は従来の半導体装置の製造方法の
他の例を説明するための製造工程図、第４図（Ａ）〜（
Ｅ）はこの発明による半導体装置の製造方法の一実施例
を説明するための製造工程図、 第５図はこの発明によりう製造された半導体装置の不純
物濃度分布を示す曲線図である。 ｌＯ・・・（第一導電型の）半導体基板１０ａ・・・（
半導体基板の）表面 １１・・・マスク層 １２・・・（第二導電型の）不純物 １３・・・（半導体基板の）第二導電型の高不純物濃度
層 １４・・・エピタキシャル層 １４ａ・・・（エピタキシャル層の）上側表面１５・・
・（エピタキシャル層の）第二導電型の高不純物濃度層 １８・・・ローカル絶縁層 １７・・・ゲート酸化膜 １８・・・ゲート金属 １９ａ 、１ｌｌｂ・・・半導体素子領域（ソース領域
、ドレイン領域）。 ′ 特許出願人 沖電気工業株式会社 ］ 第１図 第２図 第３１、イ１ ←に黒捏禦剖
一例を説明するための製造工程図、第２図は第１図の従
来方法による欠点を説明するための線図、 第３図（Ａ）〜（Ｄ）は従来の半導体装置の製造方法の
他の例を説明するための製造工程図、第４図（Ａ）〜（
Ｅ）はこの発明による半導体装置の製造方法の一実施例
を説明するための製造工程図、 第５図はこの発明によりう製造された半導体装置の不純
物濃度分布を示す曲線図である。 ｌＯ・・・（第一導電型の）半導体基板１０ａ・・・（
半導体基板の）表面 １１・・・マスク層 １２・・・（第二導電型の）不純物 １３・・・（半導体基板の）第二導電型の高不純物濃度
層 １４・・・エピタキシャル層 １４ａ・・・（エピタキシャル層の）上側表面１５・・
・（エピタキシャル層の）第二導電型の高不純物濃度層 １８・・・ローカル絶縁層 １７・・・ゲート酸化膜 １８・・・ゲート金属 １９ａ 、１ｌｌｂ・・・半導体素子領域（ソース領域
、ドレイン領域）。 ′ 特許出願人 沖電気工業株式会社 ］ 第１図 第２図 第３１、イ１ ←に黒捏禦剖
Claims (1)
- 第一導電型の基板に第二導電型の高不純物濃度層を形成
した後、該基板上に第二導電型のエピタキシャル層を設
け一１該基板中の前記高不純物濃度層から、該エピタキ
シャル層の上側表面に達するまで、不純物拡散を行って
、該エピタキシャル層に第二導電型の高不純物濃度層を
形成し、然る後該エピタキシャル層の高不純物濃度層に
所要の半導体素子領域を作り込むことを特徴とする半導
体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59010788A JPS60154568A (ja) | 1984-01-24 | 1984-01-24 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59010788A JPS60154568A (ja) | 1984-01-24 | 1984-01-24 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60154568A true JPS60154568A (ja) | 1985-08-14 |
Family
ID=11760074
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59010788A Pending JPS60154568A (ja) | 1984-01-24 | 1984-01-24 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60154568A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN114121904A (zh) * | 2020-08-25 | 2022-03-01 | 拉碧斯半导体株式会社 | 半导体装置以及半导体装置的制造方法 |
-
1984
- 1984-01-24 JP JP59010788A patent/JPS60154568A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN114121904A (zh) * | 2020-08-25 | 2022-03-01 | 拉碧斯半导体株式会社 | 半导体装置以及半导体装置的制造方法 |
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