JPS60156090A - ビデオ・グラフイツク・ダイナミツクｒａｍ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 発明の背景 この発明は、一般には半導体メモリに関するものであシ
、より詳細には、ビデオ・グラフィック・システムで有
用なメモリに関する。

ビデオ・グラフィック・システムは、大量のメモリ容量
を必要とする。ビデオグラフィック・システム用メモリ
の最も重要な必要条件は、陰極線管（ＣＲＴ）をり７レ
ツシユするため、データ読出しがされる速度である。８
−５０Ｍビット／秒のデータ速度が普通である。次に１
Ｌ要なのは、ＣＲＴビデオリフレッシュを妨けることな
く、メモリ更新を可能にする追加帯域幅を有するメモリ
の能力である。

第３の重要なことは、適当な時間内に、非同期的にデー
タ・フローを他のアドレス・シーケンスに変更出来る能
力である。この第３の必要要件は。

平滑なスクロール及びメモリに対するマルチプル・ウィ
ンドを処理するのに必要とされる。ダイナミックＲＡＭ
の現在のメモリ・アーキテクチャでは。

データ・バスの深さは、増大した帯域幅を操作するため
、増加さるべきである。これは、メモリ・チップのカウ
ントを増加し、必要とされる表示フレーム数に依存して
最適のサイズ（大きさ）を減少させる。高い帯域幅を必
要とする高密度表示装置（ディスプレイ）に対し、大き
なメモリ寸法は。

また取るべき最も有効な方法ではない。さらに。

メモリがＣＲＴ表示装置をリフレッシュするのに使用さ
些ているのと同時に、メモリに査込むことが望ましい。

提案された１つのメモリは、データの全行を受入れるシ
フトレジスタを具えていた。然し２画像フレームは、シ
フト・アウトされる第１ビツトによシ設定された境界（
ｂｏｕｎｄａｒｙ）以外から開始しがちであシ、その様
なメモリは、全く十分だとは考えられない。またこの種
のメモリは、水平ラインにデータを順次送シこんでいる
間、境界が変更されるのは許されない。

それ故に、標準アクセスとは無関係にシフト・アウト出
来る多重バイトをシフト・レジスタに配置することによ
ｐ、ＣＲＴ表示装置のリフレッシュサイクルを実行でき
るメモリ・チップ・アーキテクチャが必要である。

従って本発明の目的は、改善されたメモリ・チップを提
供することである。

本発明の他の目的は、標準メモリへの正常アクセスと無
関係に、データをシフト・アウトする能力を有するメモ
リを提供することである。

本発明のさらに他の目的は、メモリに関連したＣＲＴ′
表示装置の奇数境界にアクセスを与えている間、高速度
にてデータを直列にシフトアウト可能なメモリを提供す
ることである。

発明の要約 本発明の上記の目的及び他の目的、また利点は。

標準メモリ・アレイと同一の集桜回路上にラッチ回路を
提供することによシ達成される。ラッチ回路に加え、一
時記憶しジスタ、マルチプレクサ及びマルチプレクサを
制御する手段もまた。提供される。ラッチ回路は標準メ
モリに結合され、データ全行を受け入れる。命令によシ
、データはラッテ回路よシフトレジスタに転送される。

記憶レジスタは、そこに蓄積されたデータを記憶レジス
タから順々にシフト出来るマルチプレクサに結合される
。

図面の詳細説明 第１図は、ビデオ図形表示ｈａシステムに必要な大部分
の回路を、ブロック図形式にて示す。そのブロック図は
、一般に１本発明が有用である多くのビデオ図形表示シ
ステムのほんの１例を示す。

ランダム・アクセス・メモリ（ＲＡＭ）１０は、ビデオ
表示装置のメモリとして使用され、ＲＡＭ１０を示すブ
ロック図は、１個以上のＲＡＭチップが使用されている
ことを示すある深さを有する様に図示されている。しか
し１本発明の使用によシ、出力インタフェース１６のビ
デオ出力線、ブランキング（帰線消去）出力線及び水平
同期出力線に接続されるであろうＣＲＴは、４個の６４
にダイナミックＲＡＭの如く少数のＲＡＭによ多制御さ
れうる。直列データは、２０〜２５’Ｘがヘルツ範囲の
速度にてＲＡＭ１０よシシフト・アウト（ＳＯＵＴ）さ
れる。　このデータはデータ・ブスによシ、出力インタ
フェースに結合される。ＲＡＭ　１０は２表示システム
用の他の制御機能を実行する先回ｊ）　（ａｄｖａｎｃ
ｔｄ’Ｊ　ＣＲＴ制御続するのに使用するブス・インタ
フェース・ポートを有する。制御装置１１は、メモリ制
御回路１２へのアドレス・ブスと付随する制御信号とを
有する。ＭＰＩＩ　（図示せず）は、システム・ブスに
よシメモリ制御回路１２に接続される。　メモリ制御回
路１２は、また、メモリ１０に接続され、メモリ１゜に
対し必要な制御信号を供紹する。図形（ｇｒａｐｈｉｃ
）発生器１３は、ブス・インタフェースを経由してＭＰ
Ｕとともにメモリ制御回路１２に接続される。

制御装置１１は制御データを出力インタフェース１６に
供給し、２個のハンドシェイク線１８及び１９によ多出
力インタフェース１６に結合される。水平同期は、ＣＲ
Ｔ表示装置（図示せず）に対し制御装置１１によシ与え
られる。連続クロック論理回路１４は、ハンドシェイク
線１９からと同時に制御装置１１から入力を受信する。

ハンドシェイク線１９は、出力インタフェース１６から
の信号を論理回路（５ＣＬＫ論理）１４へ伝える。論理
回路１４は、　ＲＡＭ１０によシ使用される連続クロッ
ク信号を発生する。

追加クロック１７は、出力インタフェース１６に必要な
タイミング信号を提供する。

第２図は、第１図メモリ・バンク１０において使用する
のに適するメモリチップを、ブロック図形式にて図示す
る。メそリチッグ２５は、標準メモリアレイ２６を含む
。点線２７は、メモリ・アレイ２６中でデータ行を図示
するように使用されている。

全データ行は、直ちに全部をラッチ回路２８に転送され
うる。信号５ＣＡＳは１行２７よシのデータをラッチ回
路２８に転送するのに使用される命令である。５ＣＡＳ
は、メモリ・アレイ２６に用いられる周知の標準列（ｃ
ｏｌｕｍｎ）アドレス・ストローブ信号であるＣＡＳに
類似した連続列アドレス・ストローブ信号である。メモ
リ・アレイ２６は、標準ダイナミックＲＡＭに必要な標
準インタフェース・ピンのすべて有する。これらピン（
ＰＬｎ）は、メモリ・チップ２５のインタフェース・ピ
ンとして現われる。

ＶＢＢ及びＶ。。は、メモリテップ２５に電力を供給す
る。ピンＤは、メモリ・アレイ２６に対するデータ入力
ピンであシ、他方ピンＱは、メモリ・アレイ　２６によ
シ出力されたデータを伝達する。

Ｒ／Ｗビンは、メモリアレイ２６に対し読出し／書込み
信号を与える。行アドレス・ストローブ信号ＲＡＳ及び
２列アドレス・ストローブ信号ＣＡＳは。

メモリ・アレイ２６に供給される。　さらに、８ビツト
・マルチプレクサ・アドレス・ブス（ＭＵＸ　ＡＤＤＲ
）は、８ビツト・ラッチ回路６２に供給される。　８ビ
ツト・ラッチ回路６２は、そのラッテ２８が５ＣＡＳに
よシ負荷されると同一に負荷される。

ラッチ回路２８は、シフト・レジスタ２９に結合される
。ラッチ回路２８からのデータはすべて、連続（直列）
ロード・コマンド５ＬＯＡＤ信号によシ。

シフト・レジスタ２９に転送される。５ＬＯＡＤ　信号
は、また、ラッチ回路６２からのマルチプレクサアドレ
スが、８ビツト・ラッチ回路３６に転送さて直列出力ｇ
　５ＯＵＴにシフトされる。デコーダ３４（は、８ビツ
ト・ラッチ（ロ）路６６からのマルチプレクサ・アドレ
スを受け、そのアドレスをデコードしてマルチプレクサ
３１に命令を与える。　シフトレジスタ２９からのデー
タは、マルチプレクサ３１を介して直列的にシフト・ア
ウトされ、連続クロックである５ＣＬＫ信号に時間が合
せられる（　ｔｉｍｉｃｔ）。

シフト・レジスタ２９に接続された任意線（ｏｐｔｉｏ
ｎａｌｌｉｎｅ）は、直列入力であるｓｔｙ　、＠　（
ライン）であシ、このラインは、メモリ・チップ２５の
外部ソースからの直列データが、シフト・レジスタ２９
に結合されるのを可能にする。

１例として、若しメモリ・アレイが、モトローラ社によ
シ製造販売された１１０Ｍ６６６４のような。

６４ｆＸ１　ビット・メモリ・アレイであるならば。

２５６ビツト行のデータは、２５６ビツト・ラッテ回路
２８に転送可能である。　このような場合には。

シフト・レジスタは２５６−ビット・シフト・レジスタ
であるだろうし、マルチプレクサ３１は。

２５６対１マルチプレクサであるだろうし、デコーダ６
４は、８対２５６デコーダであるだろう。　シフト・レ
ジスタ２９の帯域幅及びそれを負荷させる方法が、ビデ
オ表示装置の境界を決定する。画像フレームは、この境
界以外から開始し、水平ラインに対しデータを順次送信
中に、数回も変化するようなことが、非常にｓｂがちで
ある。シフト・レジスタが広範になればなる程、この問
題はますますひどくなるであろう。従って、デコーダ３
４によシブコードされ、シフト・レジスタのどのビット
位置においてもシフト・レジスタ２９からのデータをシ
フト・アウト開始出来るマルチプレクサ・アドレスが使
用される。連続クロック信号５ＣＬＫは、そこで、マル
チプレクサ３１を介して直列的にデータをシフト・アウ
トし続けるであろう。データは２代表的な１５０ナノセ
力ンドＲＡＭに対してはビット当シ４０ナノセカンドの
最大速度で、シフト・アウト可能である。このメモリ・
アーキテクチャは、２５６−ビット境界でどのビットか
らでもＣＲＴ制御回路を開始させることを可能にする。

他の長所は、バッファランチ回路２８及び別個の入力信
号５ＬＯＡＤを具えることによ多発生する正規のＲＡΔ
ノサイクルタイミングをシフト・レジスタ２９のローデ
ィングから分離させることである。直列データストリー
ムをシフト・レジスタ２９のロープ・ｒングに移行させ
ることは、シフト・りロックの２倍も正確で１あらねば
ならない。この分離によってＲＡＭサイクルは、ローデ
ィング時間と無関係となる。メモリ・アレイ２６は、Ｒ
ＡＳ　、　ＣＡＳザイクルが存在する時には、ビアＤ及
びＱを介して読出し及び蕾込みのような標準メモリ動作
を実行する。

点線３６は、メモリ・テップ２５において点線６６以上
は、標準メモリ・アレイを示し２点線５６以下は新しく
追加された回路を図示するように使用される。

動作において、出力５ＯＵＴからのデータの直列取出し
は、バッファ・ラッチ２８がひとたびロードされれば、
メそり・アレイ２６の動作とは無明である。ラッチ回路
２８よシのデータが、シフトレジスタ２９　よシ転送さ
れた後は、メモリ・アレイ２６は、その転送後で、然も
全データがシフトレジスタ２９よシマルチプレクサ５１
を介しシフトアウトされる前のいつでも、自由にラッチ
回路２８を再ロード出来る。ＲＡＳ信号は２行（ｒｏｕ
）２７のようなデータをイネーブルするのに用いられる
。

５ＣＡＳは、マルチプレクサ６１の制御を介してシフト
・レジスタ２９中の直列データ出力位置を得るように使
用される。５ＣＡＳの負転換は、８−ビット・マルチプ
レクサ・アドレスをラッチ回路３２にラッチする。５Ｃ
ＡＳの正転換−は、そのデータをバッファ・ラッチ回路
２８にラッチする。この時には、メモリ・アレイ２６は
、プリチャージ及び追加サイクルを完了するように解放
される。ＣＲＴ制御装置が古いデータをシフト・アウト
した時。

それは自身のタイミングによシシフト・レジスタ２９　
にデータをロード出来る。そしてこの時には。

８−ビット・アドレスもまた。デコーダ６４に転送され
る。デコーダ６４及びマルチプレクサ６１は。

シフト・レジスタ２９　内の出力データ位置が選択され
ることを可能にする。データは、そこで。

５ＣＬＫのクロック速度においてシフト・レジスタ　（
２９内の高次アドレス・ビットを随伴した選択位置よシ
シフト・アウトされる。５ＬＯＡＤは、ＣＲＴ　制御装
置により与えられる信号であ凱　シフト・レジスタ２９
が空の時にトリガーされる。

第３図は、第２図のメモリ・テップ２５の他の実施例を
図示する。第５図において、メモリ・テップ４０は、第
２図の素子と同様な多数の素子を含む。同様な素子は、
同一参照番号によシ識別されるが、それらの機能や動作
は、繰返して詳細に述べない。メモリ・チップ４０の主
要な差異は。

シフトアウトされる直列データを選択する方法にある１
、第２ラッチ回路４４はラッチ回路２８に結合され、５
ＬＯＡＤの命令によりロードされる。ラッチ回路４４は
、多数の制御可能なバッファ４３によシ出力５ＯＵＴに
結合される。少数の制御可能なバッファ４５が図示され
ているが、ラッチ回路４４に記憶される各ビットは、そ
れを５ＯＵＴ　ビンに結合させるために１個のバッファ
または制御可能なケートを必要とすることが認識される
であろう。

制御可能なバッファ４３は、デコーダ４２からの出力に
よシ制御される。デコーダ４２によシブコードされるア
ドレスは、ラッチ回路６２に受取られ。

５ＬＯＡＤ信号によυカウンタ４１　に結合される。カ
ウンタ４１は、デコーダ４２に対してデコードされるア
ドレスを与え、同時に、デコーダ゛４２の出力を逐次に
変化させる５ＣＬＫ　４Ｉ号を受信し、ラッチ回路４４
からのデータが、適尚な）（ツファ４６によシ逐次的に
ＢＯＵＴ　ビンに結合可能なようにする。

メモリ・チップ４０は、はんの１例として、６４に×１
　ビット・メモリ・アレイを有し、セミしによシ２５６
ビツト行を与えるものとして図示されている。

従って、ラッチ回路２８及びラッチ回路４４は。

各々が２５６ビツトの幅がある。２５６ビツトは、８ビ
ット信号ラッチ回路３２に符号化が可能であシ。

カウンタ４１　は、各々８ビット幅でおる。デコーダ４
２は、結果としてｆ３−２５６デコータ゛となる。

デコーダ４２及び多くの制御可能な）くツファ４３は。

ラッチ回路４４からのデータを単一出力ビン５ＯＵＴに
結合させるマルチプレクサとして機能する。

本発明は、６４によシ小さいメモリは勿論のことそれよ
シ大きいメモリに対しても適用できることが注目される
。ラッチ回路は２行のビット数、只いより処理されるピ
ット数はｎに吟じくすべきである。

本発明のメモリ・アレイは、ＣＲＴビデオ・システムに
関連して図示されているが、そのようなメモリ・チップ
は、データが標準動作モードを通じてＲＡＭに入れられ
、また巨大なＦＩ　ＦＯシステムのような直列そ−ドを
使用して直接メモｌ片・アクセス０アウトするＤＭＡ　
（ｄｉｒｅｃｔ　ｍｅｌｒＬｏｒｙ　ａｃｃｅｓｓ）応
用に対してデータ・バッファに有効に使用されうろこと
が認識さるべきである。他の使用は、キャッシュ（ＣＡ
ＣＩＩＥ　）システムを急速にみたすようにプログラム
ＲＡＭからの指令を先取Ｆ）　（ｐｒｅｆｅｔｃｈ）す
ることであろう。なお他の応用は、独自の速度における
デスク転送（ｄｉｓｋ　ｔｒａｎｓｆｅｒ）であろう。

これまで、高速度にてデータをシフトアウトするのに極
めて有効であシ、他方、メモリチップの主メモリアレイ
が正規の方法にて機能することを可能にする改良された
メモリチップが提供されたことが理解される。この改良
されたメモリ・チップが、ビデオ回路に使用された時に
は、それは。

ＣＲ７表示装置がリフレッシュされ、他方新しい情報に
よｐ　ＲＡＭを更新することを可能にする。他の利点は
、　ＲＡＭの帯域幅が増加され、またメモリ内の境界条
件が克服できることである。そのチップは、ビデオ・デ
ジタル化及び直列データ検索に有用である。

次に本発明の実施の態様を示す。

１、所定のビット数を含むデータブロックを第１の一時
記憶装置にラッチし。

第１の一時記憶装置からのチータブロックを第２の一時
記憶装置にロードし。

第２の一時記憶装置におけるデータブロックの特定ビッ
トを選択し、逐次的方法にて第２の一時記憶装置からの
データを先ずシフトアウトし、そのシフトを継続し。

データが第２の一時記憶装置からシフトアウトされてい
る間、正規の方法にてデータをメそりに、　ｉ又はメモ
リから取出し／書込みし。

データが第２の一時記憶装置からシフトされている時間
中、第１の一時記憶装置におけるもう１つのデータブロ
ックをラッチする。ことを特徴とする高速度にてメモリ
からデータを読出す方法。

【図面の簡単な説明】

第１図は、ＣＲ７表示装置を制御するのに必要な回路の
一部分を示すブロック図である。 第２図は、第１図のシステムにおいて使用される本発明
の実施例を、ブロック図形式にて示す。 第３図は、第１図のシステムにおいて使用される本発明
のさらに他の実施例を示す。 第１図及び第２図において。 １０はＲＡＭ、１１は制御装置、１２はメモリ制御回路
、１３は図形発生器、１４紘５ＣＬＫ論、理、１６は出
力インタフェース、１７はクロック、２５はメモリチッ
プ、２６はメモ□す・アレイ、２８はラッチ回路。 ２９はシフトレジスタ、５１はマルテプレクサ。 ５２　、３３は８ビツトラツチ回路、６４はデコーダ。 特許出願人　モトローラ・インコーポレーテツド代理人
弁理士玉蟲久五部 ５ＵＵＴ　ｆｌ’ｌＣ−一３ 手続補正書（方式） １、事件の表示 昭和５９年特許願第１８６２３５号 ２、発明の名称 ビデオ・グラフィック・ダイナ之ツクＲＡＭ３、補正を
する者 事件との関係　特許出願人 住所　アメリカ合衆国イリノイ州６０１９６．シャンバ
ーク。 イー・アルゴンフィン・ロード、１３０３番名称　モト
ローラ・インコーボレーテソド代表者　ビンセント・ジ
ェイ・ラウナー４、代理人 再発送日　昭和６０年　２月１２日 ６、補正の対象　図面（浄書、内容に変更なし）７、補
正の内容　別紙の通り

Claims (1)

1. 【特許請求の範囲】 少なくとも、１個のメモリ・システム及びビデオ表示シ
   ステムの動作を制御する１個の制御装置を有するビデオ
   表示システムにおいて。 データの少なくとも１行を記憶し、制御装置からの第１
   命令によシ負荷されるラッチ回路。 ラッチ回路に結合され、制御装置からの第２命令によシ
   ラツチ回路からのデータ行を受信する第１手段。 第１手段の所定ビットを選択し、第１手段からのデータ
   を直列にシフト開始させる第２手段。 を具えるメモリシステム。