JPS60156094A - 電圧分割回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明はダイナミック型（動的あるいは走査ｍ）液晶駆
動回路等のように３つ以上の電位レベルを必要とする場
せに、そのうちの最高電位と最低電位間の電位を得るた
めの電圧分割回路に関するものである。

近年、電子式卓上計算機に代表されるように各種デジタ
ル電子機器においては、電子回路をＰ型とＮ型の両チャ
ネル型のＭＯＳトランジスタで形成したいわゆる相補型
回路構成で集積化し、更に表示装置として液Ｊ％’　（
Ｌｉｑｕｉｄ　Ｃｒｙｓｔａｌ略してＬＣ）を用いるこ
とにより、低消費゛区力化及びセットの小形化をはかろ
うとする要求が強い。例えば電子式腕時計では１〜２年
間電池交換不要のものが製品化され、電卓においても使
用時間が１０００時間程度電池交換不要のものが開発さ
れている。

一方、この低消費電力化に優れたＬＣはその化学的特性
から交流電圧を印加し、積算された電圧成分を零にする
ことが寿命をながくする上で重要である。ところで複数
のＬＣセグメントの一方の電極を共通にしく例えば表示
桁毎に）、濤゛グメントの他方の電極を前記一方の電極
が共通化したセグメントａの異なりたものどうしで共通
化し、その一方の電極が共通化された各セグメント群を
時分割で選択走査するダイナミック駆動方式においては
、ＬＣが他の表示装置と比較して応答遅度が極めて遅い
ため、ＬＣをダイナミック駆動する場合は通常３つ以上
の電圧レベルをもった型動信号が必要とされている。

このためこの態動信号を集積回路外から得ているが、そ
のための回路による・成力消費が大で、ＬＣＰ示装置の
低消費電力化に優れた特性が充分に生かせないものであ
った。

本発明は上記実情に鑑みてなされたもので、低消費電力
化、集、債回路化に適した電圧分割回路を提供しようと
するものである。

以下図面を参照して本発明の詳細な説明する。第１図（
ａ）はＩ、Ｃのダイナミック協動方法のうち最も簡単な
↑デユーティ（ｄｕｔｙ）、＋プリバイアス（ｐｒｅｂ
ｉａｓ　）方式でのＬＣ表示部の結線例で、ここでは表
示桁が電卓等における１桁ｂセグメント（日の字形配置
の７セグメントと小数点の１セグメント）で構成される
場合を示した。第１図（ｂ）は同図（ａｔの液晶セグメ
ントの等価回路図である。第２図（ａｔ　、　（ｂｌは
表示データをビットシリアル（ｂｉｔ　５ｅｒｉａｌ　
）％デジットシリアル（ｄｉｇｉｔ　ａｅｒｉａｌ　）
で処理する場合の各種タイミング波形図である。

第２図（ａｔに２いてφ２は１桁のデータがビットシリ
アルの場合のビットの区切りをつけるクロックパルスで
、通常は読出しパルスである。

φ１はパルスφ、と対で発生し、フリップフロップ、シ
フトレジスタ等のデータ読込みパルスである。Ｔｌ　、
Ｔ、、Ｔ４　、’ｒ、は１桁のデータが４ビツト構成の
ときビット位置指定を行なうビットパルス、ａ、ｔ−ａ
ｎは演算サイクルが１桁であるとき桁位置を指定するデ
ジットパルス７あ、。第２図（ｂ）Ｇ’ｉ　Ｌ　Ｃ（０
７１＋＜ＴＫ　ＭＷ　Ｉ　、Ｈｚ　’とこの信号を発生
するのに用いられる信号を示す。ｄｉはある桁のデジッ
トパルス、φＬ人は１表示期間を示すパルスで、その周
期は０．２〜１０ｍ５ｅｃ程度である。従ってパルスｄ
ｉがφＬＡに対応するときはｄｉをφＬ人にすることが
できる。上Δヒ惑る演算桁指定のパルスｄｉは所定の周
波数まで分周され、前記交流逮動のための極性切換え信
号とダイナミック表示のための表示部を指定する走査指
定信号を発生する。本実施例の場合＋デユーティである
から、これら２つの信号間の周波数は十分周の関係があ
り、Ｅ、を走査指定１ざ号とするとその十分周のＥ２と
Ｅ、が極性切換え信号になる。即ちＥ２はＬＣセグメン
トの！ｔＡＩＪｈデータ信号の極性切換え用、Ｅｓは走
査信号の極性切換え用である。走ｆ信号Ｈ１＋Ｈ２は各
々３つのレベルを要求される。即ち電卓の中心部（ＣＰ
Ｕ　）が電圧０〔ｖ〕と−３〔ｖ〕の２つの電位レベル
間で動作し、ＬＣｆｆｉ動の最大電圧振巾が３．０（Ｖ
ｌの場合、信号Ｋ　ｓ　、　Ｈｔの３つ０）レベルハ４
常０　（Ｖ）　、−１，５（Ｖ）　、　−０，３１”Ｖ
）が用いられる。この場合、信号Ｈ，，Ｈ，の両端のレ
ベル即ち０〔ｖ〕と−３〔ｖ〕で表示タイミングとなる
部分を走査するが、この位置は信号Ｅ、により指定され
、走査信号Ｈ１は信号Ｅ。

の−３，０（Ｖ）　（低レベル）、走査信号Ｈ２は信号
Ｅ１の０　［Ｖ）　（高レベル）で指定される。そして
信号Ｅｓにより走査信号Ｈ，，Ｈ，のレベル極性が切換
えられる。表示タイミングが指定されない期間は信号Ｈ
１、Ｈ，のレベルは中間レベルの−１，□５〔幻となる
。Ａ１はセグメント凰動用データ信号で、この信号が信
号Ｈ１，Ｈ。

に対応して０〔ｖ〕か−３〔ｖ〕かで液晶表示の可否が
決められる。第２図（ｂｌは第１図（ａ）の１桁目の一
番右のセグメン）ＳＫＩが表示可能な状態で、石から５
番目のセグメン）　ＳＥｓが不表示である状態を示して
いる。なおデータ側極性切換信号Ｅ、の周波数は２０　
Ｈｚ〜Ｉ　ＫＨｚ程度である。

第３図は第１　ａ　（ａ）の各液晶の両端にかかる電圧
を、表示すべき内容に応じて制御する表示用電圧供給部
の構成を示すブロック図である。なお以下の説明に当っ
ては、第１図及び第２図の波形に対応させ、低レベル（
−３，０Ｖレベル）を論理＠　１’　ＩＩ即ち雇ット、
高レベル（ＯｖＬ／べル）を論理″０”即ちリセットと
する負論理を用いる。、８３図において１１は集積回路
部分、１２．１３はこの集積回路に直流電源（３〔Ｖ、
１）１４から市、力供給を行なう端子、１０はパワース
イッチ、ｉｓ、ｉｅは集積回路１１内に形成されている
電卓の演算回路（図示せず）にデータ入力或いはファン
クション命令を与えるための入力端子で、これら入力端
子１５．１６への入力導入手段としては、各入力端子と
接地或いは−３〔ｖ〕端子間に配置したスイッチを介し
て行なうとか、入力端子に配置したスイッチを介してデ
ジットパルス或いはビットパルスを供給するとかの方法
がある。入力端子１５．１６への入力信号の識別は例え
ば抵抗１７．１８によって行なう。なお抵抗１７．１８
の代りにＦＥＴによる等価抵抗、或いはＦＥＴを一定周
期で導通させて入力信号がない場合のレベルをダイナミ
ック的に設定するなどしてもよい。β９は表示データを
保持するレジスタで、演算桁が１桁で１周期となりかつ
１桁がビット″１”、２”。

”４’、”８”のＢＣＤコードがシリアルに動作する場
合は、ビット単位毎に発生する一対のクロックパルスφ
１　、φ２をシフトパルストスる４Ｘｎ個縦続接続され
、その最終段出力は初段入力に帰還される。２０はシフ
トレジスタ１９内をビット毎にシフトしていくデータを
デジット毎に１回ランチして前記＋１１１１．ｌ１２＃
。

４”、′８＃のシリアルなデータをパラレル信号として
出力するための記憶回路である。

２１はこの回路２０から出力される４つのデータ信号を
入力とし、各桁毎にそれぞれのセグメントが表示か不表
示かを示す信号を導出するデコーダで、この場合第１図
（ａ）のＬＣＰ示部の各桁とも同一内容の８セグメント
をもつから、これらセグメントＳＫ、〜ＳＥ＠＃こそれ
ぞれ対応した計８個の出力を有する。この出力としては
、表示はうとす６“８′′″４＃　ｖ−ＩＧｒ′ｂｓ４
ｔＢ　ｇｅｔ、　。

るものと考える。このデコーダ２１は一連の論理演算実
行中にのみセットする信号Ｆの反転信号Ｖを導入し、デ
コーダ機能を挙止させれば、シフトレジスタ１９内の演
算実行中のデータの変化はＬＣ表示部にはあられれず、
全桁不表示とすることもできる。２２はＬＣ褒示部をダ
イナミック表示するため走査指定信号Ｅ、によりセグメ
ンｌ−ＳＥＩ　、　ｓａ、を走査する回路で、信号Ｅ、
が低レベルのときセグメントＳＥ、用の出力が、信号Ｅ
１が高レベルのときセグメントＳＥ。

用の出力が切換えられて導出される。この場合図示され
てないが、ＳＥ２とＳＥ６　、　ＳＥ３とＳＥ、　。

ＳＥ、とＳＥ８についても同様にして考えればよい。

２３はＬＣ表示部の点灯状態切換回路、２４はＬＣセグ
メントの両端に印加される電圧を交番させるための回路
である。この交番用（交流駆動用）回路は極性切換信号
Ｅ、と回路２２．２３からの導出信号との排他的論理和
をとり、信号Ｅ、が低レベルの場合は表示しようとする
信号を高レベル信号として、信号Ｅ、が高レベルの場合
は表示しようとする信号を低レベル信号として出力する
。２５は回路２４からの出力をデジット毎にシフトする
シフトレジスタで、φ。

とＴ、φ１をシフト用クロックパルス、またはＴ、φ１
゜Ｔ、φ、をクロックパルスとする７個のシフト１／ジ
スタの樅続接続回路である。２６はこの回路２５の各レ
ジスタの各入力端才たは出力端に入力端を接続した８個
の記憶回路からなり、各出力は第１図（ａｌのそれぞれ
対応する端子に接続される。上記回路２６の各記憶回路
は表示すイクル間例えば第２図（ｂｌの期間α１．α２
　、β１゜β２の最終状態で回路２５から出力される状
態を記憶し、次の表示すイクル間に同−Ｉ／ベルを保持
してＬＣｆｆｉ動を行なうものであり、回路２６からの
ＬＣ駆動タイミングと回路２６或いは２５以前の回路の
動作状態は１表示すイクル期間だけ異なっている。

２７は演算の桁指定を行なうデジットパルスｄｉを受け
て上記１表示すイクル巾を１周期とする信号を得るため
の分局器または計数回路、２８は表示すイクル毎１こ１
回発生する例えばクロックパルスφＬＡを得る回路であ
る。２９は表示すイクルと同一周期の信号例えば回路２
２の出力を受けて走査指定信号Ｅ１を出力する分周回路
、３０はこの信号Ｅ、を受けて切換信号Ｅ２を出力する
分周回路、３１はこのイサ号Ｅ２を１表示すイクル間遅
延するための信号例えばＴ８φ１．φ１．Ａをクロック
パルスとする遅延回路であり、この回路３−１は極性切
換信号Ｅ、を出力する。３２は信号Ｅ、を受け、またＥ
、をオア回路４７で受けて３つの電位レベルをもつ走査
信号Ｈ７を発生する回路である。走査信号Ｈ２について
もＥ、を走査指定信号としかつ回路３２と対応した回路
から得ることができる。回路３２には走査信号Ｈ１の３
つのレベルに対応した電圧が供給されるが、そのうち最
高電位Ｏ〔Ｖ〕と最低電位−３〔ｖ〕は、ＦＦ２Ｔ３４
２．３３と３４１．３５を介して出力され、中間電位−
１，５〔Ｖ）は電圧分割回路３６から与えられ、ＦＥＴ
３７，３Ｂを介して出力される。電圧分割回路３６は、
抵抗Ｒ１＋　Ｒ＊　（Ｒ１”　Ｒ２）の直列回路とこれ
に直列に介挿されたＦＥＴ（スイッチング素子）３９を
−３，０’（Ｖ）電源と接地間に設け、抵抗Ｒ，とＲ２
の接続点を出力端とする。ここではＦＥＴ３９を出力端
と接地間に配−置したため＝ｇ　ＦＥ’ｌ’はＰチャネ
ル型で構成した。このＦＥＴ　３９を−３（Ｖ）　を源
と出力端間に配置する場合は該ＦεＴをＮチャネル型と
するとよい。

以上により、従来は−１，５ｒＶ）の電圧を集槓回路外
から電圧コンバータを介して得るのが通常であったが、
本回路ｌこより集積回路内で３つのレベルを有した信号
が得られることが分る。

４０は回路３６での電力消費を減少化させるための計時
回路であり、入力端子１５或いは１６から入力信号が導
入された後、或いは入力信号により一連の論理演算終了
後に設定された時間だけセット状態となる。このための
方法としては、（イ）成るパルスを分周回路で順次分周
して前記設定時間巾のパルスを得るとか、仲）シフ■ トレジスタを縦続接続した記憶回路と全加算器或いは全
減算器を組合わせて一定時間毎ζこデータを加えるとか
減算し、上記記憶回路の内容を変化させて時間を計時す
る方法等があるが、第３図では第４図に示される如き４
−分周回路を１１段縦続接続した１／２ｏ４８分周の分
周回路４１を用いた。この回路４１の入力としては、電
卓の論理演算部とＬＣＣ励動回路内一番周期が長いのは
切換信号Ｅ２であるため、便宜上この信号を用いた。こ
のＲ２の周期は１〜５０　ｍ５ｅｃ程厩が一般であるが
、ここでは２０　ｍ５ｅｃとする。

才た前述の計時回路４０の設定時間とは、論理演算実行
後にＬＣ表示部で表示されたデータを人間が読９取ると
か、蝋記するのに光分の時間であればよく、例えば２０
秒程硬に設定される。

４２は計時回路４ノの計時開始を命令する信号を発生す
る回路で、入力端子１５または１６から入力信号が導入
されると、それに対応して出力を発するようにしてもよ
いが、一連の論理演算実行後に一足のパルスを出力する
回路としてもよい。即ち回路４２は’／２０４８分周の
分周器４Ｉの全段をセットする。回路４Ｉの人力には回
路４１の出力がセット状態となることにより入力禁止回
路４３を介して信号Ｅ２が供給される。この信号Ｅ２は
２０　ｍ５ｅｃの周期であり、また回路４２の出力タイ
ミングは信号Ｅ２の一周期内で不定のため、計数回路４
１の出方は第４図に示されるように、回路４２の出方に
よってセットした後、信号Ｅ２の１０２４周期内ζこリ
セットすることになる。即ち入力端子１５．１６に入力
信号が入れは′、回路４１の出力は２０．４６〜２０．
４８秒間セットする。そして再び入力端子１５．１６に
新たな入力が与えられない限り禁止回路４３により分周
入力は禁止されるため、リセット状態が、端子１５．１
６に新たに入力信号が得られるまで保持される。４４は
計時回路４１のセット状態を１表示期間遅砥する回路で
、Ｔ８φ８．φＬＡをクロックパルスとするシフトレジ
スタで構成される。

計時回路４０の出刃はインバータ４５で反転され、切換
回路２２の出力とオア論理がとられて排他的オア回路２
４へ導入される。従って計時回路４０の出力がリセット
するとデコーダ２１の出力或いはシフトレジスタ１９内
のデーパ夕・ン同容に関係なく回路２４の入力は表示状
態つまり低レベルとなるから、ＬＣ４Ｃ５Ｆ１２．〜Ａ
８は全て計時回路４θがリセットすると１表示期「ｈ５
内即゛ら５ｍ５ｅｃ以内には囁性切換信号Ｅ。

と同一になる。

電圧分割回路３６のスイッチング素子３９には遅延回路
４４の出力が供給され、該素子３９がオンして回路３６
の出力部には−１，５（Ｖ）信号が導出される。そして
この素子３９のオン期間は、セグメント駆動用データ信
号が記憶回路２６からそれぞれ導出される期間と一致し
、この期間に演算処理の結果がＬＣ表示部に出力される
ことになる。一方、遅延回路４４の出力がリセットの場
合は、スイッチング素子３９がオフするため、分割回路
３６は遮断され、その出力は抵抗Ｒ１を介して−３〔ｖ
〕になる。この時足金信号Ｈ１に対する指定信号Ｅ、は
回路４４の反転出力とオア回路１２２で論理をとられる
ことにより、定歪信号Ｈ１の波形は信号Ｅ、の反転パル
スとなって出力される。従って計時回４０がリセット時
には、走査信号Ｈ１が信号Ｅ３の反転信号、走査信号Ａ
Ｉ−Ａ＠が信号Ｅ、と同一信号となり、この信号Ａ１〜
Ａ８で駆動される全てのＬＣセグメントは表示状態とな
る。残りのＬＣセグメントにつぃても同様に考えること
ができる。勿論この時、各ＬＣセグメントに印加される
電圧の極性は交番しているため、計時回路のリセット時
間がいかに長くてもＬＣ寿命に対して問題は生じない。

抵抗ＲＩ　＋　Ｒ２の値はＦＥＴ　３９がオンのときの
消費電流を極力小さくするため、大きな値に設定する必
要があるが、ＬＣ表示装置が寄生的に有する数１０ＰＦ
から１０００　ＰＦの容素を考慮して１０〜２００ＫＱ
糧度に設定される。このようにＬＣ表示装置を表示させ
たい時だけ電圧分割回路３６を動作させれば、この部分
での消費電力を大巾に削減できる。そしてＬＣ表示期　
１間以外には全セグメントに良好に交番電圧を与えて点
灯できるためＬＣ寿命についての問題も生じない。また
電圧分割回路３６は集積回路ｌｌ内に形成されているた
め、該回路外で使用される個別部品数の減少化も可能で
ある。また本実施例の回路構成は、パワースイッチ１０
の切り忘れによる回路内での消費電力を電圧分割回路３
６以外での消費電力に限定し得るし、また必要以外は機
器の動作をとめてパワースイッチを遮断したのと等価の
作用を行なわせてパワースイッチ１０を省略し、電卓等
の機器の信頼性を向上しようとする目的には有効である
。

また前述したように、セグメントＳＥ、とＳＥａ。

Ｓ　Ｅ　ｓとＳＥＴ　＋及びＳＥ４とＳＥ、の各セグメ
ント駆動信号をセグメントＳＥｌとＳＥ、の場合と同様
に構成してやれば、第１図（ａｌの表示部の全セグメン
トを計時回路４０のリセット時に表示状態にしておくこ
とができる。一方、セグメント表示制御回路２３を第５
図（ａ）に示すように、計時回路４０がセット時にのみ
回路２２の出力を回路２４へ伝え、それ以外には信号伝
達を禁止する回路に置換えれば、計時回路４０のリセッ
ト後金ての液晶には最大−１，５〔Ｖ）の電圧しかかか
らなくなり、従って全ての液晶セグメントを不表示状態
にできる。また第５図（ｂ）に示すように回路４０がリ
セット時には回路２２がら回路２４への信号伝達を禁止
し、特定のセグメントのみに例えば信号ｄｉを回路２４
へ伝達すれば、回路４０のリセット後に特定のセグメン
ト例えばセグメントｓＥ＋とＳＥ、のみを表示状態にす
ることができる。上記のように全セグメント或いは特定
セグメントのみを計時回路４０のリセット後に表示状態
にすることは、電卓等の機器に電力を供給中であること
を識別できて好都合である。

またＬＣ表示装置のみの動作を中止させ、全セグメント
を不表示とする場合は、第３図の回路３２に供給される
回路３１の出力を、遅延回路４４の出力のリセット状態
でセットすることによりＬＣｆｆｉ動信号の交番を中止
させて例えば接地レベルに固定し、かつセグメント信号
Ａ。

〜Ａｓ、Ｂ、〜Ｂ８＊ＣＩ〜Ｃａ　；　Ｄ　ｌ〜Ｄ。

を、記憶回路２６を遅延回路４４のリセット状態でリセ
ットさせて得るとか、また記憶回路２５の出力を回路４
４のリセット状態でリセットし、これを回路２６に与え
て各セグメント信号を得るとかすれば、これら信号も交
番を中止し、例えば接地レベルとなって全ＬＣセグメン
トを不表示状態にすることができる。このための方法と
して東に第６図に示すように、表示制御回路２４の出力
を回路４０のリセット期間にアンド回路５１で禁止すれ
ば、簡単にセグメント駆動信号を接地レベルに固定でき
る。また走査信号ＨＩ　ｅ　Ｈを側の交番中止もオア回
路５２により行なえ、接地レベルに固定できる。

また電卓等のキー操作がなされた後に一定時間経過すれ
ば、新たなキー人力があるまで機器の一部或いは全部の
シーケンシャルな運算動作を中止させたり電力供給を断
って低電力化をはかろうとする場合には、ＬＣｆｆｉ動
信号の交番を中止し各ＬＣセグメント両端間の電位差を
零とすることが、ＬＣ寿命及び低電力化に対して好都合
である。この場合計時回路４０を、前記キー人力後の一
定時間を得るための計時回路として用いればよい。そし
てこの計時回路がリセットし、第３図または第６図の回
路でのシーケンシャルな動作を中止するため、シフト用
クロックパルスを一方のレベルに固定したり、機器の電
力供給を中止すればよい。ただしこのシフト用クロック
パルスが供給される記憶要素がダイナミック型である場
合には、第７図（ａｌまたは（ｂ）に示される如くこの
記憶要素５３の電位を固定するため、計時回路４０から
スイッチ素子５４にリセット情報を供給したり、回路１
９．２５のように上記記憶要素が多数個接続される場合
は、第６図（Ｃ）に示すようにシフト用クロックパルス
例えばφ、またはＴ、φ１を計時回路４０のリセット情
報をセットさせた後各記憶要素のシフト用クロックパル
スとして与えればよい。一方、計時回路４０のリセット
により機器への電力供給を中止する場合は、回路２６　
、３２　、３２”等への電力供給を中止すればよい。

以上第３図の説明では、電卓等の演算実行後のデータを
表示させる場合の例を用いたが、演算を実行せずに学に
シフトレジスタ１９のデータ表示のみを行ないたい場合
には、入力端子１５または１６と同様の入力端子を設け
てこれからの入力信号で回路４２を介して計時回路４０
をセットしてもよいし、また第３図に示すように入力端
子１５から特定のタイミングパルス例えばｄｉを与え、
演算回路に導入される信号のうちｄｉのタイミングのみ
アンド回路４６で禁止してもよい。

第８図は・本発明の一実施例で、電圧分割回路３６を変
形し、スイッチ素子６１．６２を抵抗ＲＩ、　Ｒｘに直
列接続した場合の例である。素子６２のゲートには回路
４４の出方が、その反転出力が素子６１に与えられるか
ら、回路４４がセット時のみ素子６’ｌ、６２がオンし
て−１，５〔Ｖ）出力を送出し、回路４４がリセット時
には−１，５［Ｖ）出力は不定となる。しかし上記リセ
ット時には回路３２で回路４４の出力電位は使用してな
いから問題ない。

第９図は第８図の変形例で、アンド回路６３で回路４４
の出力と一定周期のクロックパルス例えばＴＩ　との論
理をとったものである。従ってこれらの論理が成立した
場合のみ−１，５〔Ｖ、）出力が送出される。そしてパ
ルスＴ１が不成立となって素子６１．６２がオフしても
、回路３２を介して接続されるＬＣは容量性であり、そ
のリーク抵抗は１〜２００ＭΩ以上のため％　Ｔ。

成立時に出力された回路３２の出方の−１，５［Ｖ）は
この回路の出力容量、ＬＣ容量にダイナミック的に保持
される。本回路により消費電力は第８図の場合より更に
低減される。

第１０図は第８図の応用例で、スイッチ素子６４．６５
、抵抗Ｒ８＊　Ｒ４を追加した場合の例である。即ち回
路４４がセット時のみ素子６１．６２がオンし、素子６
４．６５はＬＣ表示すイクルの開始時に一定時間成立（
例えばパルスｄｉまたはφＬＡまたはｄｉ−Ｔ１　・回
路２９出力の成立）の時のみオンする。才た抵抗ＲＢ　
ｅＲ４の値はＬＣのリーク成分を補充する程度の値で、
できるだけ大きく設定される。ｇｌ１図は上記第１０図
の変形例で、スイッチング素子６６．６７により抵抗Ｒ
，，Ｒ，での消費電力を更に低減化させた場合の例であ
る。

第１２図は計時回路４０の遅延回路４４の出力には制御
されず、一定周期で生じるビットパルス例えばＴ、で制
御されるようにした電圧分割回路の変形例であり、上記
計時回路４ｏによる回路制御が行なわれない機器にも用
いられるようにしたものである。即ち−３，０［Ｖ］電
源と出力端０間に、抵抗Ｒ１とＮチャネル型ＦＥＴより
なるスイッチング素子７１を直列接続し、接地と出力端
０間に、抵抗Ｒ２とＰチャネル型ＦＥＴよりなるスイッ
チング素子２２を直列接続し、素子７２のゲートにはビ
ット信号Ｔ、を、素子７１のゲートには信号ＴＩの反転
信号を与える。抵抗Ｒ１とＲ１は略同−の抵抗値で、素
子７１．７２のオン抵抗はＲ，、Ｒ，に比べて一桁小さ
い。いまパルスＴｉが低レベルであると、素子７１．７
２はオンし、出力端Ｏには−１，５（Ｖ）出力が得られ
る。次にパルスＴ、が窩レベルになると素子７１．７２
はオフするが、前記−１，５（Ｖ）の出力電位は出力容
量７３に保持される。従って表示部のＬＣが容量性であ
るから％　Ｔ、が高レベルの時に走査パルスＨ１または
Ｒ３の−１，５（Ｖ）へのスイッチが完了すれば、この
Ｈ，、Ｈｔに必要な−１，５（Ｖ）のレベルが良好に得
られる。

第１３図は第１２図の変形例である。この場合は第１２
図のパルスＴ１をパルスψｂｈ＃ｃｔ＊かえている。こ
のパルス巾は走をパルスＨ３゜Ｒ２が−１，５（Ｖ）に
スイッチするに充分な期間であればよい。そして−３，
Ｏ（Ｖ〕ｉｔ源と出力端０間にはリーク補充用抵抗Ｒｓ
が、接地電源と出力端０間にはリーク補充用抵抗Ｒ４が
接続される。これら抵抗はＲ，＝Ｒ，の関係を有しかつ
抵抗Ｒ１＋　Ｒｔに比べて極めて大きな値が選定される
。第１４図は第１３図の変形例であり、抵抗Ｒ５をスイ
ッチング素子７１と並列に、抵抗Ｒ４をスイッチング素
子７２と並列に配置したものである。第１５図は第１３
図の変形例であ゛す、抵抗Ｒ３に直列にスイッチング素
子７５を、抵抗Ｒ＜ｌこ直列ｔとスイッチング素子２６
を介挿し、これら素子７５．７６のゲートにパルスＴ、
を与え、更に低消費電力化を図ったものである。

第１６図は第１３図の電圧分割回路を用い、ＬＣ表示装
置のコモン端子へ３つのレベルをもったＬＣ走査信号Ｈ
１、Ｒ２を供給する回路例を示−す−０−１４，発生回
路３２は、Ｐチャネル５型ＦＥＴ、９３　、３４２がオ
ンするタイミングに０〔Ｖ）を、ＦＥＴ　３７　、３　
Ｂがオンするタイミングに−１，５〔ｖ〕を、ＦＥＴ３
４．．３５がオンスるタイミングに−３，Ｏ〔Ｖ）をそ
れぞれＬＣ表示装置のコモン端子へ供給する。Ｒ２発生
回路３２′の構成はＨ８発年回路３２と対応している。

ただしＲ２発生回路３２′への入力部にはインバータ７
４が設けられているため、Ｈ１発生回路３２が−１，，
５〔Ｖ）を出力している時には％Ｈ２Ｒ２発生回路３２
′〔Ｖ〕または−３，０（Ｖ）を出力する。上記走査パ
ルスＨ，，Ｈ，の波形は第２図に示されているのと同様
である。

第１７図は、第１２図におけるＲＩ４□＝２として−１
，Ｏ〔Ｖ）　（７）出力ｆＮ、Ｒ’＋　／Ｒ−、＝　１
　／２として−２，０（Ｖ）の出力ライ静、ＦＥＴ７５
，７６の切換えで−１，Ｏ１’Ｖ）と−２，ｏ［Ｖ）出
力のうちのどちらでも・得られるようにしたものである
。

なお上記各実施例では、電圧分割回路をＬＣ表示装置に
用いた場合を説明したが、用途はこれのみｔこ限定され
ない。才た抵Ｆｒ、ＲｔとＲ２の値は実施例に限られる
ことなく、これら抵抗値の比を適当に設定することによ
り、実施例とは異なる゛電圧を得る等本発明は種々の応
用が可能である。

以上説明した如く本発明によれば、電源端子間に設けら
れた抵抗直列回路にスイッチング手段を直列に介挿し、
該手段をオン、オフできるようにしたので、低消費電力
化が可能であり、また前記各抵抗及びスイッチング手段
は他の回路と共に集積回路内に組込むことが可能である
から、装置の小形化、集積回路化が各易化された電圧分
割回路が提供できるものである。

【図面の簡単な説明】

図は本発明の詳細な説明するためのもので、第１図（ａ
）はＬＣ表示部の回路、同図（ｂｌは同一部等価回路図
、第２図（ａ）　、　（＋））はタイミングチャート、
第３図はＬＣ表示用電圧供給部の回路構成図、第４図は
タイミングチャート、第５図ないし第７図はそれぞれ本
発明の詳細な説明するための回路図、第８図、第９図は
本発明の実施例の回路図、第１０図ないし第１７図は本
発明の応用例の回路図である。 ｎ、、、Ｒ２・・・抵抗、３６・・・電圧分割回路、３
９．７１．７２・・・スイッチング素子、４０・・・計
時回路、４４・・・遅低回路、Ｔ１　、φＬＡ・・・ク
ロック信号。 出願人代理人　弁理士　鈴　圧式　彦 ど　Ｋ 第６図 第７図 （ａ）　（ｂ） （Ｃ） 第１１図 ３６ 第１２図 第１３図

Claims (1)

1. 【特許請求の範囲】 １１１　一方の電圧供給端と出力端との間の導電路に介
   挿された抵抗と、他方の電圧供給端と前記出力端との間
   の導電路に介挿された抵抗と、前記各導電路ｊこそれぞ
   れ介挿され少くとも表示すイクルの開始時の一足期間同
   時にオンするスイッチング手段とを具備し、前記両スイ
   ッチング手段がオンの時の前記二つの抵抗間の分割電位
   を複数の表示駆動回路に与えるようにしたことを特徴と
   する電圧分割回路。 （２）上記特許請求の範囲鋼において、スイッチング手
   段に制御団結を接続し、その制御信号゛によって前記ス
   イッチング手段をオン、オフ制御せしめるようにしたこ
   とを特徴とする電圧分割回路。