JPS6015976B2 - 情報を選択的に交換する装置 - Google Patents

Description

【発明の詳細な説明】 この発明は昭和４ｇ王１２月２７日特許出願第１４９０
５６号“情報を選択的に交換する装置”の改良に関する
もので親出願に記載された制御モジュールに関するもの
である。

親発明の一部を形成するこの発明によると、ｎ個のステ
ーションの群の送信及び受信部材の間の情報の選択交換
に対する装置は種々のステーションを接続するチャネル
と、前記の送信と受信部材間の情報の選択的制御装置と
を含み、前記制御装置はｎ個のステーション制御モジュ
ールの群によって形成され、モジュールは後続チャネル
とそれぞれのステーションとの間に接続され、各モジュ
ールは処理ユニットと各ステーションで処理されるデー
タを処理するメモリとで形成されることを特徴とする。

このように各ステーションで形成された情報処理菱直は
一つのステーションと他のステーションとの部材間で交
換される情報を処理する。親発明に記載された接続チャ
ネルはモジュールを相互接続する標準装置であり、一つ
の特定のモジュールで制御されないが、各モジュールに
よって交互に制御される。

モジュール間を接続するこの方法は高速でデータを交換
することができ、接続チャネルの双方向受信装置は遠距
離にデータが交換されるのを許す。親発明の第２図では
情報は姿縦チャネルをモジュールＭｏｉに適合する回路
ＡＢｉから、接続チャネルを他のモジュールＭｏｊに適
合する他の回路ＡＢｉへのメッセージの形で転送される
。一つのステーションで伝えられ受信されるメッセージ
はソフトウェアと接続コントローフＣｊによって表わさ
れる論理装置によって制御される。データの転送は接続
チャネルを指令するステーションのみによって開始され
る。二つの種類の転送が可能である。１ 指令ステーシ
ョンからスレーブステーションへのデータ転送、２ ス
レーブステーシヨンからスレーブステーションへのデー
タの転送、転送の二つのモードが許されている。

１ 一つのステーションから他のステーションヘデータ
転送への正常モード、２ 一つのステーションから他の
ステーションの全部へのデータ転送の共有モード、一つ
のステーションは他のステーションへの接続チャネルへ
指令を渡すのを拒絶することができない。

メッセージの転送を開始するか、一つのステーションか
ら他のステーションへのメッセージの転送を行なうよう
開かれている。もし転送の依頼が行なわれないか、転送
が完了すると、指令を行なっていたステーションは接続
チャネルの指令を次のステーションへ渡すようにされる
。親発明に説明した方法は上述の要件を満足に行ない、
遠隔ステーション間のデータの転送にも適している。

しかしこの方式は少距離だけ離れている場合は高価につ
く。親発明に説明した配直によるとアダプタ回路ＡＢｊ
は互いに接近したステーションの数だけ必要とされる。
従ってこの追加発明の目的は接近したステーションの各
群毎に対する接続チャネルに一つのみのアダプタ回路Ａ
Ｂｊを必要とし、各ステーションに関連したモジュール
の論理モジュールは同じに留まり、ステーション間の対
話の特性を変えない。もし局地的接続チャネルが作られ
ると、アダプタ回路ＡＢｉ一つのみを便用し、各ステー
ション内のコントローラＣｊをアダプタ回路ＡＢｉに接
続する。親発明について説明した特性のいずれをも矢な
わないようにし、局地的接続チャネルは次の特性を有す
べきである。局地接続チャネルは互いに接近しているス
テ−ション間でデータの転送を許すべきである。局地接
続チャネルに沿うたデータ転送は遠隔ステーションの一
群を接続するチャネルに沿うて転送速度は同一であるべ
きである。局地接続チャネルは各ステーションのソフト
ウェアによって全く無視され、ステーションと関連した
モジュール間の対話は、どのステーションであっても同
じであるべきである。

局地接続チャネルは全くアダプタ回路ＡＢｉで支配され
、いかなる場合にも論理モジュールと関連すべきではな
い。

説明したような特性を有する局地接続チャネルを設け得
られることは自明の事柄ではなく、添付図面に示した実
施例についての次の説明から明らかにされる。

第１図に示したデータ処理装置は親発明についての第２
図と同じである。

接続チャネル１２川ま多数のステーションＳＴｉを一緒
に接続する。接続されるステーションの数は一定ではな
い。ステーションＳＴｉは接続モジュール１００を通じ
て接続チャネル１２０に接続され、ステーションＳＴｉ
＋ｎはモジュール１１０を通じてチャネル１２川こ接続
される。一つのステーションと関連したすべてのモジュ
ールは第１図に示したように同一に作られる。ステーシ
ョン１０７は処理部村Ｐｉｌ０６に関連し、ステーショ
ンＳＴｉ＋ｎｌ １７は処理部村Ｐｉ十ｎｌ１６に関連
する。処理部材１０６と１１６を続取／書込メモリＭｉ
ｌ０５とＭｊ＋ｎｌ１５とに関連し、これらのメモ川こ
は各ステーション間でデータを転送するに必要なマイク
ロプログラムが記憶されている。ステーションＳＴｉと
関連する処理部材は、メモリＭｉｌ ０５内に含まれた
マイクロプログラムを処理し、ステーションＳＴｊｌ０
７と接続チャネル１２０との間でデータを転送するに必
要なすべての論理部材と、一方では接続チャネル１２０
を制御回路Ｃｉに接続し、他方ではメモリＭｉｌ０５に
接続されたメモリアクセス回路ＡＭｉｌ０４に接続する
アダプタ回路ＡＢｊｌｏｌとで形成される。第２図はこ
の発明の特徴である配置を組入れる、中央で制御されな
いデータ処理装置を示す。

ステーションＳＴＩ−２１７からＳＴｎ２１９までの第
１組とステーションＳＴＩ−２２０からＳＴｋ２２２ま
での第２組の別々の組とを含み、これら一つの組は接続
チャネル２００をじて近接したステーションの他の絹の
すべてと通信する。近接ステーションの粗内の一つのス
テーションはその粗を形成する他のいずれのステーショ
ンともその粗に対する局地接続チャネルと、そのチャネ
ルに接続されたアダプタ回路ＦＥＬを通じて通信するこ
とができる。組内のいずれのステーションも近接した他
の群のいずれかのステーションと局地接続チャネルと、
それに関連したアダプタ回路ＦＥＬを通じて通信するこ
とができ、アダプタ回路ＦＥＬはそのステーションを近
接各ステーションの粗の全部によって利用される接続チ
ャネルに接続する。第２図においてステーションＳＴＩ
−２１７、ＳＴ２−２１８、ＳＴｎ２１９は局地接続チ
ャネル２０１を通じて互いに通信し、ステーションＳＴ
Ｉ−２２０、ＳＴ２一２２１、ＳＴｋ２２２は局地接続
チャネル２０２を通じて互いに通信することができる。
逆にステーションＳＴＩ−２１７、ＳＴ２−２１８、Ｓ
Ｔｎ２１９は局地接続チャネル２０１と２０２と２００
を通じてステーションＳＴＩ−２２０、ＳＴ２一２２１
、ＳＴｋ２２２のいずれとも通信することができる。回
路ＦＥＬ２０３は局地接続チャネル２０１と２００との
間の接続を行なう。回路ＦＥＬ２０４は局地接続チャネ
ル２０２とチャネル２００との間を接続を行なう。各ス
テーションは関連するメモリＭ内に含まれたマイクロプ
ログラムを処理するに必要な論理要素のすべてを含む接
続チャネルコントローラＤＰＣと関連しておる。これら
の関連は第２図に示される。（ＳＴＩ一２１７、ＤＰＣ
Ｉ一２０５、ＭＩ−２１１）：（ＳＴ２一２１８、ＤＰ
Ｃ２一２０６、Ｍ２１２）：（ＳＴｎ−２１９、ＤＰＣ
ｎ−２０７、Ｍｎ２１３）：（ＳＴＩ−２２０、ＤＰＣ
Ｉ‐２０８、ＭＩ−２１４）：（ＳＴ２−２２１、ＤＰ
Ｃ２−２０９、Ｍ２−２１５）：（ＳＴｋ−２２２、Ｄ
ＰＣｋ−２１０、Ｍｋ−２１６）。第３図はアダプタ回
路ＦＥＬ３００を管理コントローラＤＰＣ３０１に接続
するインターフェースを示し、両者とも局地接続チャネ
ル３０５に接続されており、回路ＦＥＬ３００は制御論
理ユニット３０６または局地接続チャネル３０５内でメ
ッセージを直列または並列に配置する回路とを含んでい
る。

回路ＳＲＩ−３０７はその並列入力に局地接続チャネル
３０５からのメッセージを受け、接続チャネル３０４に
沿うてメッセージを直列転送モードで再転送を行なう。
回礎ＳＲ２−３０８はその単一入力に直列接続チャネル
３０４からのメッセージと直列転送モードで受け、局地
接続チャネル３０５に沿うて並列転送モードで再転送す
る。管理コントローラＤＰＣ３０１は局地接続チャネル
３０５を通じてメッセージを受けるか再転送する。アダ
プタ回路ＦＥＬ３００からのメッセージはシフトレジス
タＦｍｏ−３０９内のＤＰＣ３０１は受けられ、“第１
に来たものが第１に出る”の原則で操作される。レジス
タＦび０−３０９はメツセ−ジをマイクロプロセッサＣ
３１５と、メッセージ内に含まれたデータを主メモリＭ
ＭＵ３０３に再転送するメモリアダプタＭＤ１３１３に
再転送する。マイクロプロセッサ３１５はメッセージ長
さカウンタＤＬ３１０とアドレスカウンＣＡ３１２とに
接続されている。長さカウンタとアドレスカウンタはマ
イクロプロセッサＣ３１５を呼掛けることなく局地接続
チャネル３０５を通じて直接にメモリＭＭＵ３０３にア
ドレスするのに使用されている。メッセージの認知と処
理はマイクロプロセッサＣ３１５と各メッセージの型を
取扱うに必要なマイクロプログラムを含むメモリＲＯＭ
３１１の責任である。回路ＦＥＬ３００とＤＰＣ３０１
の間の局地接続チャネルに沿うたメッセージは回路ＦＥ
Ｌ内の制御論理ユニット３０６によって同期され、論理
ユニット局地接続チャネル３０５内の三つの導線に沿う
て信号ＶＡＬＡとＫＡＰとＤＫを発生する。トランジス
タＤＰＣが直列接続チャネルと局地後続チャネル３０５
を指令するとき局地接続チャネル３０５を通じて信号Ｅ
Ｏを転送し「信号ＥＯはアダプタ回路ＦＥＬ３００で受
けられると制御論理ユニット３０６に一方では信号ＶＡ
ＬＡを他方では直列接続チャネルに沿うてメッセージ開
始フラッグを発生させ、すべての回路ＤＰＣにメツセ−
ジが転送されようとするのを示す。回路ＦＥＬはすると
局地接続チャネルを通じて信号ＤＫを回路ＤＰＣに送り
、回路ＤＰＣをして一文字を送るように命令する。回路
ＤＰＣは局地接線チャネル３０５を通じて文字を送り、
その文字は回路ＦＥＬによって受信回路ＤＰＣに信号Ｋ
ＡＰが転送さる結果として再転送され、局地接続チャネ
ルに取付けられた各回路ＤＰＣ内のシフトレジス夕ＦＩ
ＦＯ−３０９にデ−夕が入るのを許す。メッセージの形
式は第４図に示され、第１バイトがフラッグを表わす。
デジットシーケンス０１１１１１１０で構成され、メッ
セージの初めと終りを識別する。第２バイトはステーシ
ョンのアドレスを与え、どの局地接続チャネルまたは直
列接続チャネルがメッセージを伝えるかを指定する。こ
のアドレスは一つの特定のステーションまたは他の全部
のステーションに同時に与えられる。第３バイトがメッ
セージの型を識別する。４ビットコードがマイクロプロ
セッサＣ３１５へのメッセージの型を指定する。

他の群の４ビットは種々異なった意味を有してもよい。
第４バイトの内容と、それに続くビットはメッセージの
型に依存する。第４バイトはソフトウェアで発生されず
、来入アドレス（ＦＲＯＭＡＤＤＲＥＳＳ）であり、ま
たは発生モジュールのアドレス（応答するために受信装
置が必要とするアドレス）である。一つのＣＲＣビット
がビットを監視している。バイトｎはメッセージフラッ
グの終りであり、そのコードはメッセージの初めと同じ
である。メッセージ開始とメッセージフラッグ終了は信
号ＶＡＬＡを発生する論理ユニットＦＥＬに識別される
。メッセージ開始の場合は信号ＶＡＬＡは高くなり、メ
ッセージが局地接続チャネルのＦＥＬに接続された全部
のＦＩＦＯに入るのを許す。フラッグに続くメッセージ
内のビットはＦ花０ ３０９を形成するレジスタの中に
各受入バイトを注入する信号ＫＡＰで与えられるクロツ
クレートによって次から次へと伝えられる。ＦＩＦＯは
動的であり、その出力はその入力とは独立している。Ｄ
ＰＣは第１バイトが出力に現われるとＦび０内に記録さ
れるメッセージの全部を待つことなく、ＦＩＦＯを読む
。各ＤＰＣは到着するメッセージの第１バイト内に見出
されるステーション番号を読む。ステーション番号の識
別は各ＤＰＣでマイクロプログラム装置で行なわれる。
ＤＰＣがメッセージ内に含まれたステーション番号をそ
れ自身の番号として識別すると、マイクロプロセッサＣ
３１５はＦＩＦ０ ３０９内に含まれた次のバイトを、
信号ＳＯを使用してＦＩＦ０ ３０９内で次から次へと
メッセージをシフトすることによって読む。この“次の
”バイトがメツセ−ジの型を指定する。種々の型のメッ
セージがあり、データ転送メッセージまたはＩＴＭであ
る。マイクロプロセッサＣ３１５はするとメッセージの
第３バイトを読み、バイトはインデックス番号を含み、
その番号を使用して主メモリＭＭＵ３０３内のバッファ
のアドレスを探す。バッファのアドレスはアドレスカウ
ンタ３１２に供給され、バッファの長さは長さカウンタ
３１川こ供給され、カウンタ３１０は逆方向カウンタで
ある。アドレスカウンタはメモリＭＭＵ３０３内の選ば
れたバッファ内にデータを青込むときに必要であるアド
レス増分に対し責任を有し、長さカウン外ま発生するか
も知れないオーバーフローをソフトウェアに報告する。
メッセージの全部が主メモリＭＭＵ３０３内のバッファ
に転送されるとコントローラＤＰＣは応答メッセージの
転送を終り次の転送を待つ待機状態となるステ‐ション
に転送する。メッセージの型はバッファ（ＢＲＣ）を読
むメッセージであってもよく、その王〆モリ内の特定の
バッファ内に含まれたデータを伝えるよう選ばれた他の
ステーションを求める一つのステーションで使用される
。

バッファのアドレスはメッセージ内の第３バイトの第２
半に与えられ指標番号も含んでいる。バッファのアドレ
スはアドレスカウンタに与えられ、バッファの長さはマ
イクロプロセッサによって逆方向長さカウンタ３１０に
与えられる。アドレスカウンタは選ばれた主メモリバッ
ファ内に含まれたデータから読まれるときアドレス増分
に責任を有している。全メッセージが転送されたとき受
信端におけるコントローラＤＰＣは応答信号を出し、次
のモジュールに指令を渡した後に次の転送に対する待機
状態となる。メッセージの型は“ポール”（ＰＯＬＬ）
メッセージでその目的は直列接続チャネルの指令を一つ
のステーションから他のステーションへと転送すること
にある。

他のステーションのアドレスはメッセージの第２バイト
の中に含まれている。一つのステーションがメッセージ
内の第２バイトに含まれた番号をそれ自身の“ポール”
メッセージであると認めたとき、転送するメッセージを
有するか杏かをソフトウェアに尋ねる。もし答が“否”
であるとそのステーションは直列接続チャネルの指令を
次のステーションに渡す。次のステーションのアドレス
はそれ自身のアドレスを１ユニットだけ減分して得られ
、その代りにポールメッセージを直列接続チャネルに沿
うて転送する。もし答が“イエス”であると、ソフトウ
ェアに助けられて転送されるデータがある主メモリバッ
ファを見出し、直列接続チャネルを通じてＩＴＭメッセ
ージを転送する。最後にメッセージの型は受信装置から
受信装置への応、答メッセージであってもよく、これは
受入認知ＡＣＫであってもよく、またはそのステーショ
ンが使用されていることを示し、そのメツセ−ジの型は
“ビジイ”（ＢＵＳＹ）メッセージである。

ステーション間の対話は直列接続チャネルに列記したメ
ッセージを各ＤＰＣのメモリＲＯＭ内に含まれたマイク
ロプログラムの制御下に差込んで行なう。

静止状態では局地綾続チャネルからそのＤＰＣの入力に
到着する信号を連続観察し監視して、それ自身のアドレ
スを有するメッセージを探す。静止状態下に出て来るス
テーションについては次の三つのみの可能性がある。１
受けたメツセ−ジが“ポー′レ’１メッセージである
、２ 受けたメッセージが“ＩＴＭ”メッセージである
、３ 受けたメッセージが“ＢＲ〇’メッセージである
。

一つのステーションが“ＰＯＬＬ”メッセージを受けた
とき、指令を受継ぐ。他の二つの場合はスレーブステー
ションとなる。三つのすべての場合、ステーションのＤ
ＰＣは正しいＣＲＣビットを有する正しい型でない場合
は来入するメッセージを無視する。ＩＴＭメッセージが
到着すると、アドレスされたステーションは応答メッセ
ージを送信したステーションに伝達し、そのステーショ
ンのアドレスはＩＴＭメッセージの第４ビット内に見出
される。

もし第３バイトの第２部分内に示されたバッファが得ら
れ、正しい型式であるとアドレスされたステーションか
らの応答はＡＣＫである。もし選ばれたバッファが得ら
れない場合、応答は“ＢＵＳＹ’メッセージである。も
し受けたメッセージが正しくない（不正ＣＲＣ）である
と返答はされない。送信ステーションはそのソフトウェ
アにＩＴＭメッセージの安全な到着を、そのＩＴＭメッ
セージを受けたステーションからＡＣＫメッセージを受
けたとき報告し、次のステーションに指令を渡した後に
静止状態に復帰する。

ステーションにアドレスされたメッセージが“ＰＯＬＬ
”メッセージであった場合は局地接続チャネルと、直列
接続チャネルの両方の指令を行ない、ソフトウェアに依
存して次の三つの操作シーケンスの一つとなる。

そのシーケンスは次の通りである。１ もしソフトウェ
アが何も遂行されることを望まない場合は‘ＩＰＯＬＬ
”シーケンス、２ もしソフトウェアが望む場合はＩＴ
Ｍシーケ、ンス、３ もしソフトウェアが望む場合は“
ＢＲＣ”シーケンス。

直列接続チャネル及びその局地接続チャネルを必要とし
ない指令ステーション、次のステーションのアドレスへ
ｒＯＬＬメッセージを伝える。

そのＰＯＬＬメッセージは指令ステーションのアドレス
を１だけ減分して得られる。もし指令のステーションの
アドレスが０であると次のステ−ションのアドレスは最
高数番号のアドレスである。指令ステーションはＰＯＬ
Ｌメッセージが伝えられた後に線上の動作を監視し続け
る。動作が検知されると指令ステーションは直ちに静止
状態に復帰する。或る時間の後に線上に動作が検知され
ないとステーションは新しいアドレスを有する新しいＰ
ＯＬシーケンスを開始し、その時間はサブ方式準位で決
められ、新しいアドレスは前のアドレスを１だけ減分し
て得られる。もし前のアドレスが０であると更新された
アドレスは最高番号アドレスである。第５図は直列接続
チャネルを適用する回路の特に受信区画の実施例を示す
。

直列接続チャネルからのメッセージは増中器５０１の入
力ＳＯに受けられ、増中器５０１の出力はＪＫフリップ
フロツプ５０１ｂｉｓのＪとＫ入力に接続されている。
メッセージ開始フラッグの第１バイトが０であるときは
ＪＫフリツプフロツプ５０１ｂｉｓはＪ入力にロジック
数１を受け、そのＱ出力は１の状態となり、直列接続チ
ャネルが動作中であることを示す信号ＡＣＴを発生する
。信号ＡＣＴはＮＡＮＤゲート５０２の入力ＳＯとＲ３
を有効化し、入大６０は直列接続チャネルから信号を受
け、入力Ｒ３はクロック信号である。ＮＡＮＤゲート５
０２の出力は四つのフリップフロップで構成され、ＮＡ
ＮＤゲート５０２の入大６０がロジック１となるごとに
１ユニット動かされるカウンタ５０４の入力に接続され
ている。カウンタ５０４はその並列入力１０ないし１３
にロジック０を受け、これらの入力はＮＡＮＤゲート５
０３で有効化され、ＮＡＮＤゲート５０３は一入力にク
ロツク信号Ｒ４を受け、他の入力にＮＡＮＤゲート５０
９の出力から来る信号でクロツク信号Ｒ４を有効化する
信号ＳＩを受ける。従って直列接続チャネルに０が検知
されたときは信号ＳＩは１の値となりカウンタ５０４の
並列入力１０ないい３はそのカウンタ５０４の入力ＰＥ
を通じて有効化され、四つのフリツプフロップを０にリ
セツトする。カウンタ５０４の出力ＱＯないしＱ２は２
進ＩＧ隼デコーダ５０５の入力１０ないい２に接続され
、その出力Ｑ５＊、Ｑ６＊、Ｑ７＊のみが使用され、信
号ＣＲＵ５＊、ＣＲＵ６＊、ＣＲＵ７＊をそれぞれ与え
る。入力１３は信号ＡＣＴ＊を受け、信号ＡＣＴ＊は直
列接続チャネルが動作するときは０でありデコーダ５０
５の出力ＱＯ＊ないしＱ７＊を有効化する。信号ＣＲＵ
５＊はカウンタ５０４が入力ＳＯから来る相続く五つの
１ビットを数えたときロジック０であり、他の場合は１
である。信号ＣＲＵ５＊はＮＡＮＤゲート５０６の一つ
の入力に与えられ、他の二つの入力はフリツプフロツプ
ＶＡＣＴ５１０の出力Ｑから信号ＶＡＣＴとクロツク信
号ＲＩを受ける。ＮＡＮＤゲート５０６の出力はィンバ
ータ５０７の入力に与えられ、ビットの受入れを制御す
る信号ＣＰ＊を発生する。デコーダ５０５の信号ＣＲＵ
６はインバータ５０８の入力に与えられ、その出力はＮ
ＡＮＤゲート５０９の一入力に接続され、ゲート５０９
の他の二つの入力はィンバータ５０１の出力からの信号
ＳＩとクロツク信号ＲＩを受ける。ＮＡＮＤゲート５０
９の出力はＪＫフリツプフロツプ５１０のクロツク入力
に与えられ、フリップフロップ５１０のＪ入力は常に１
であり、Ｋ入力は常に０である。このようにカウンタ５
０４が相続く６個の１ビットを教えるとデコーダ５０５
の出力にＲＵ６はロジック０となり、入力ＳＯに０が現
われたときＮＡＮＤゲート５０９の入力を有効化し、フ
リツプフロツプ５１０の入力ＣＰを制御し状態１とする
。フリップフ。ップ５１０の出力Ｑに発生された信号Ｖ
ＡＣＴは状態１となりＮＡＮＤゲート５０６の入力を有
効化し、クロック信号ＲＩが信号ＣＰ＊を発生させ、ィ
ンバータ５０７の出力において受入ビットを制御する。
信号ＶＡＬＡはＮＡＮＤゲート５３０によって局地接続
チャンネルに沿うて伝達され、フリップフロツプ５１０
の状態ＶＡＣＴを反映する。信号ＶＡＬＡはメッセージ
が伝えられたとき値１となることができ、局地接続チャ
ネルの伝達ＤＰＣから前の状態ＥＩを再生し、ＮＡＮＤ
ゲート５３０の入力に到達させる。デコーダ５０５の出
力Ｑ７に発生した信号ＣＲＵ７は二つのインバータ５１
１と５１２を通ってフリップフロップ５１０の０リセ
ット入力ＭＲに与えられる。このようにカウンタ５０４
が七つの相続く１ビットを検知したとき、フリツプフロ
ツプ５１０は信号ＶＡＣＴが低くなり、バイト受入れを
制御する信号ＣＰ＊を禁止する。信号ＣＲＵ７によるフ
リツプフロツプＶＡＣＴ５１０の転換は特別の場合であ
り、例えばメッセージの伝達中に断線したときに生じる
。フリップフロップＶＡＣＴ５１０‘まメッセージフラ
ッグの終りがその入力ＣＰに与えられたときに普通０に
復帰し、入力ＪとＫはそれぞれロジック１と０である。
信号ＶＡＣＴは１であるときナンドゲート５１７のクロ
ツク入力ＲＯと入力ＣＲＵ５＊を有効化し、ゲート５１
７の出力はカウンタ５１５の入力に接続され、その出力
は２進ＩＱ隼デコーダ６１６の入力に接続され、その出
力はィンバータ５１８なし、し５２５に接続され、ビッ
ト受入制御信号ＣＢＲＩないしＣＢＲ８をクロック信号
ＲＯで決定される割合で相次いで供孫合する。デコーダ
５１６がカウンタ５１５の第８位置を検知したとき、信
号ＣＢＲ８はＮＡＮＤゲート５１４の入力に与えられ、
カウンタ５１５を０にリセットし、カリン夕５１５は再
び８ビットを教えることができる準備がされる。回路５
２６と５２７はシフトレジスタである。クロツク入力Ｃ
Ｐ＊はインバータ５０７の出力を受け、信号ＶＡＣＴが
存在するとクロック信号ＲＩを再生し、入力ＳＯに受け
た信号ＳＯはシフトレジスタ５２６と５２７の中に直列
負荷として与えられる。各レジスタは四つのバイト位置
を有している。第４バイト位置はしジス夕５２６の出力
Ｔ３に相応し、第２レジスタ５２７のＪＫ入力に接続さ
れ、このように入力ＳＯにシリースに受けられる８ビッ
トバイトはシフトレジス夕５２６と５２７の中に相次い
て負荷され、バイトはしジスタの出力ＴＯないしＴ３で
二つの１／２バイトに分けられる。接続チャネルに第１
に受けられた低準位ビットはしジスタ５２７の位置Ｔ３
にあり、最後の高準位ビットはしジスタ５２６の位置Ｔ
Ｏに見出される。回路５２８と５２９はシフトレジスタ
５２６と５２７の出力の局地薮続チャネルに接続する。
これらの回路の入力１０なし、し１３はシフトレジスタ
６２６と５２７の出力ＴＯないしＴ３にそれぞれ接続さ
れる。局地接続チャネルへの接続はカウンタ５１５の第
８位置が検知されたときに行なわれ、そのとき信号ＣＢ
Ｒ８は０となる。以上の説明から直列後続チャネルから
来る信号の処理は次のように要約することができる。

直列接続チャネルからの０の到着はフリツプフロツプ５
１０ｂｉｓでロジックユニットＦＥＬ内で検知され、動
作信号バイトＡＣＴを出す。信号ＡＣＴはカゥンタ５０
４の入力を有効化し直列接続チャネルに沿うて伝えられ
る相続くすべての“１”を教える。前に説明したように
メッセージ開始フラッグは二つの０ビット内に含まれた
相続く１ビットから構成される。フラッグはデコーダ５
０５で検知され、デコーダの出力ＣＲＵ６＊は相続く六
つの１ビットが到着するとき０状態となる。この第６の
ビットを検知するとフリップフロップ５１０をセットし
、信号ＶＡＣＴ＊を与え、直列接続チャネルに沿うて到
着するビットがシフトレジスタ５２８と５２９に受入れ
られ、デコーダ５２５からの信号ＣＢＲ８によって局地
接続チャネルに並列に転送される。信号ＶＡＣＴが１と
なると信号ＶＡＬＡによってすべてのＤＰＣに伝えられ
、メッセ−ジフラッグの初めが釆たことを知らす。ＤＰ
Ｃは次のバイトを分析しステーション番号を読む。次の
規則の観察を確実にするよう前以つて注意が払われる。
受入回路がフラッグに続くビット内の相続く五つの１ビ
ットを検知すると、カウンタ５０４の出力における信号
ＣＲＵ５は０となり、ビット受入れを制御する信号ＣＰ
＊を無効化する。

もし次のバイトが零であるとＮＡＮＤゲート５０３の入
力ＳＩを通じてカウンタ５０４を０にリセツトし、関連
するバイトはシフトレジスタ５２６と５２７の中に受入
れられる。もし次のバイトが１であると信号ＣＲＵ６は
０の値となり、メッセージフラッグの終りを示すことが
含まれ、フリツプフロツプＶＡＣＴ５ １ ０を０にリ
セツトする。このバイトもまたシフトレジスタ５２６と
５２７に依って受入れられる。もし次のバイトが再び１
であると信号ＣＲＵ７は０の値となり、線動作フリップ
フロップＡＣＴ５ １ ０ｂｉｓにリセツトする。信号
ＣＢＲ８はこの場合は現われず、メッセージは局地接線
チャネルに伝えられない。第６Ａ図と第６Ｂ図は直列接
続チャネルに適用される回路の伝達区画の実施例を示す
。

伝達信号ＥＯは制御モジュールから受入れられ、ＪＫフ
リップフロツプ６０１をセットする。ＪＫフリツプフロ
ツプ６０１の出力Ｑは信号ＥＩを供給し、ＪＫフリツプ
フロツプ６０２の入力Ｊに伝え、フリツプフロップ６０
２を状態１とし信号ＥＭＳを発生する。信号ＥＩは信号
ＥＭＩＳの前に存在するので、ＮＡＮＤゲート６０３に
よってセットされる入力状０態はＥＩとＥＭＩＳによっ
て満足され、これはカウンタ６０４の四つの並列入力を
有効化するのを許し、これら四つの入力は０が与えられ
ている。カウンタ６０４はこのように第６Ａ図と第６Ｂ
図の回路の粗が正に伝えられようとするときに０にリタ
セットされる。信号ＥＭＩＳが存在すると、カウン夕６
０４の入力ＰＥは、もはやその並列入力を有効化しない
。カウンタ６０４はＮＡＮＤゲート６１２の出力に接続
された入力ＣＩを通じて動かされる。カウンタ６０４の
出力ＱＯ，Ｑ１，Ｑ２，Ｑ３は２進ＩＱ隼デコーダ６０
５の入力に接続され、デコーダ６０５の出力は状態ＣＹ
Ｏ＊，ＣＹＩ＊，ＣＹ３＊，ＣＹ４＊に接続され、カゥ
ンタ６０４が１ユニット動いたとき毎に０，１，２，３
，４の順序に０の値となる。出力ＣＹＯ＊とＣＹＩ＊は
ィンバータ６０５と６０６の入力にそれぞれ接続され、
それらの補足信号を供給する。信号ＣＹＯはＮＡＮＤゲ
ート６０９の入力に与えられ、ゲート６０９の他の入力
は有効化信号ＰＣを受ける。信号ＣＹＩはＮＡＮＤゲー
ト６１０の入力に与えられ、ゲート６１ ０はまた有効
化信号ＰＣを他の入力に受ける。ＮＡＮＤゲート６１
１はその一つの入力に有効信号ＰＣを受け、他の入力に
ＮＡＮＤゲート６ １ ６の出力から与えられる信号Ｖ
ＣＲＣを受け、ＮＡＮＤゲ−ト６１６は一入力に信号Ｃ
Ｙ２を受け他の入力に信号ＣＹ３を受ける。三つのＮＡ
ＮＤゲート６０９，６１０，６１ １の出力はＮＡＮＤ
ゲート６１２の入力に与えられる。カウンタ６０４が０
であると出力ＣＹＯ＊は０でありＮＡＮＤゲート６１２
の一入力を有効化する。デコーダ６０５が信号ＰＣを受
けるとカウンタ６０４の位置１をデコードし、信号ＣＹ
Ｉは０となりＮＡＮＤゲート６１０の入力を有効化する
。ＪＫフリツプフロップの入力における信号ＥＯが０と
なるとＪＫフリップフロップ６０１の出力Ｑにおける信
号ＥＩは１となりＮＡＮＤゲート６１０の入力ＥＩを有
効化する。信号ＰＣが存在するとこのゲート６１０はカ
ウンタ６０４を１ユニット進め、デコーダ６０５は位置
ＣＹ２＊をデコードし０とする。ＮＡＮＤゲート６１６
で発生された信号ＶＣＲＣは信号ＣＹ２＊またはＣＹ３
＊が存在するとロジック１であり、すなわち０位置から
教えてカウンタ６０４の位２及び３に対するものである
。これら二つの状態のいずれかが満足されるとカウンタ
６０４は信号ＰＣで１ユニット進められる。カウンタ６
２７は２進ＩＧ隼デコーダ６２８がこれに続くが、各バ
イト内でビットを伝達する。

デコーダ６２８は九つの状態ＣＢＥＯ＊ないしＣＢＥ８
をカウンタ６２７からデコードする。カウンタ６２７は
その入力に到達する信号によって進められる。この信号
はＮＡＮＤゲート６２２から発生し、ゲート６２２はそ
の入力にクロック信号ＲＩと、ＪＫフリップフロップ６
０２からの信号ＥＭＩＳと、ＮＡＮＤゲート６２１で発
生された信号斑＊を受け、二つの入力は一つの場合カウ
ンタ６２０の０位置であり、他の場合は同じカウンタ６
２０の２位置である。カウンタ６２０はＮＡＮＤゲ−ト
６１８からその入力ＣＩに到着する信号によって進めら
れる。ＮＡＮＤゲート６１８はその一つの入力にＮＡＮ
Ｄゲート６１３の出力の信号ＶＢＳを受け、第２入力に
ＮＡＮＤゲート６２６によって発生された信号ＢＩＴＩ
を受け第３入力にクロック信号を受ける。信号ＰＣはィ
ンバータ６３２で発生され、ィンバー夕６３２の入力は
ＮＡＮＤゲート６３１の出力を受け、ＮＡＮＤゲート６
３１はＮＡＮＤゲート６２１の出力信号ＢＳと、インバ
ータ６３０からの信号ＣＢＥ８と、クロツク信号Ｒ７を
受ける。信号ＢＩＴＩはＮＡＮＤゲート６２６の出力に
発生され、ゲート６２６はＮＡＮＤゲート６２４の出力
とＮＡＮＤゲート６２５の出力を受ける。ＮＡＮＤゲー
ト６２４はその一入力に回路ＣＲＣ６２３から周期的冗
長検査ビットを、他の入力にＮＡＮＤゲート６１６で発
生された信号ＶＣＲＣを受ける。ＮＡＮＤゲート６２５
は一入力にインバー夕６１７からの信号ＶＡＲＣを、他
の入力にフラッグと伝達されたデータを表わすとビット
ＤＳＯの流れを受ける。ビットの流れはＮＡＮＤゲート
６２９によって直列接続チャネルに伝えられ、ゲート６
２９はその入力に信号ＢＩＴＩとＮＡＮＤゲート６２
１からの信号斑＊を受ける。信号ＺＣＲはＮＡＮＤゲー
ト６１９を通じてカゥンタ６２０をリセットするのに用
いられる。ＮＡＮＤゲート６２５の入力ＤＳＯはシフト
レジスタ６３７と６３８（第６Ｂ図）からのビットの流
れを受け、レジスタ６３７と６３８はしジスタ６３８の
出力げ３を通じて直列に内容が空にされる。シフトレジ
ス夕６３７の出力Ｔ３はしジスタ６３８の入力ＪとＫと
に接続されている。各レジスタの入力１０ないい３は伝
達されるデータＤＯないしＤ７を受け、データＤＯない
しＤ７はインバータ６４０の出力信号ＣＰ＊によって受
けられ、ィンバータ６４０の入力は３入力ＮＡＮＤゲー
ト６３９に接続され、ゲート６３９は２進１Ｇ隻デコー
ダ６２８の出力信号ＣＢＥＯ＊と２入力ＮＡＮＤゲート
６２１からの号斑＊と、クロック信号ＲＯで支配される
。バッファレジスタ６３５と６３６（第６８図）はィン
バータ６１５からの信号ＥＭＤＲで有効化されたときフ
ラッグを伝える。バッファレジスタ６３５の入力１０な
いい３はコードデジツト０１１１に相応する極性が与え
られる。バッファレジスタ６３６の入力１０ないし１３
はコードデジツト０１１１に相応する極性がそれぞれ与
えられる。レジスタ６３６の出力ＤＯないしＤ３はシフ
トレジスタ６３８の入力側に接続され、レジスタ６３５
の出力Ｄ４なし、しＤ７はシフトレジスタ６３７の入力
側に接続されている。バッファ６３３と６３４の入力１
０なし、し１３は、バッファ６３３の場合は局地接続チ
ャネルのデータ線ＤＡＴＯないしＤＡＴ３に接続され、
バッファ６３４では局地接続チャネルのデータ線ＤＡＴ
４ないしＤＡＴ７に接続される。

局地接続チャネル内に存在するデータは信号ＣＹＩ＊と
ＣＢＥ８で許された場合シフトレジスタ６３８と６３９
の入力に伝えられ、信号ＣＹＩ＊とＣＢＥ８はそれぞれ
デコーダ６０５と６２８から送られる。文字依頼信号Ｄ
Ｋは局地接続チャネルを通じてＮＡＮＤゲート６４３か
ら信号ＦＥＬによって伝えられ、ＮＡＮＤゲート６４３
の入力はフリツプフロツプ６０１からの信号ＥＩとデコ
ーダ６２８からの信号ＣＢＥＯとクロツク信号ＴＯを受
ける。“文字来入”信号ＫＡＰはィンバータ６４７の出
力から伝えられ、インバータ６４７の入力はＮＡＮＤゲ
ート６４６に接続されている。ＮＡＮＤゲート６４６は
一つの入力カＷＡＮＤゲート６４５の出力に接続され、
ＮＡＮＤゲート６４５の二つの入力は信号ＣＹＯ＊とＣ
ＹＩ＊を受ける。ゲート６４６の他の二つの入力はクロ
ツク信号Ｔ５とィンバータ６３０の出力から得られた信
号ＣＢＥ８を受ける。以上の説明から局地接続チャネル
からのデータを直列接続チャネルに送るには次のように
行なわれることが判る。

一つのモジュールがデータ伝達を行なうことを望むと信
号ＥＯを発生しフリップフロップ６０１の入力ＪとＫに
送り、フリツプフロツプ６０１は信号ＥＩを出す。する
とークロツク期間の後にフリツプフロツプ６０２は信号
ＥＭＩＳを供給する。信号ＥＩはＮＡＮＤゲート６０３
を通じてカウンタ６０４をリセットし、位置ＣＹＯ＊は
デコーダ６０５でデコ−ドされ信号ＥＭＤＲ＊がィンバ
ータ６１５で発生され、バッファ６３５と６３６（第６
８図）を解放しフラッグをシフトレジスタ６３７と６３
８の入力に転送する。信号ＥＩもまた局地接続チャネル
に沿うて信号ＶＡＬＡを第５図のＮＡＮＤゲート５３０
によって、そのチャネルに接続されている全ＤＰＣに転
送する。カウンタ６２７は前のメッセージの終りに信号
ＣＢＥ８で０にセットされ、新しいメッセージが開始さ
れるとデコーダ６２８が位置ＣＢＥＯ＊をデコードする
。同様に新しいサイクルが始まると、カウン夕６２０は
０であり、ＮＡＮＤゲートＳ２１の出力ＢＳは１であり
、カウン夕６２７はクロック信号ＲＩで指示される速度
で進められ、カウンタの位置は信号ＣＢＥＯ＊とＣＢＥ
８＊として相次いで現われる。瞬間ＲＯと状態ＣＢＥＯ
＊とＢＳ＊に対し信号ＣＰ＊がィンバータ６４０の出力
に現われ、レジスタ６３７と６３８の並列入力を有効化
し、フラッグはシフトレジスタ６３７と６３８に転送さ
れる。次のクロツクパルスＲＩでＮＡＮＤゲート６４１
の出力ＰＥ＊はシフトレジスタ６３７と６３８のクロッ
ク入力ＣＰを有効化し、レジスタ６３７と６３８に含ま
れたフラッグは一歩進められ、第１バイトすなわち低い
準位のバイトはしジスタ６３８の出力ＤＳＯから出て、
ＮＡＮＤゲ−ト６２５の入力で信号ＶＣＲＣによって有
効化され、ＺＣＲから直列接続チャネルに出る。次の七
つのフラッグビットはクロツク信号ＲＯで示された早さ
で続く。第８バイトが伝えられたとき、すなわち、イン
バータ６３０の出力とクロツクパルスＲ７に信号信号Ｃ
ＢＥ８が存在すると信号ＰＣが現われ、信号ＣＹＯとＰ
Ｃで制御されるＮＡＮＯゲート６０９の出力はカウンタ
６０４を１ユニット進める。デコーダ６０５は位置ＣＹ
Ｉをデコードし、ＮＡＮＤゲート６１３の出力における
信号Ｖ聡は高められＮＡＮＤゲート６１８の入力を有効
化する。信号ＣＹＩとＣＢＥ８の出現は局地接続チャネ
ルのバッファ６３３と６３４への線ＤＡＴＯとＤＡＴ７
に存在する第２メッセージバイトの転送を有効化する。
バッファ６３３と６３４の内容は信号ＣＢＥＯ＊によっ
てレジスタ６３７と６３８にそれぞれ供給され、信号Ｃ
ＥＢＯはカウンタ６２７が信号ＣＢＥ８＊によって０に
リセットされたとき０にリセツトされ、信号ＣＥＢ８は
ＮＡＮＤゲート６３１の出力によってカウンタ６２７の
入力ＰＥに転送される。

デコーダ６２８の次の８状態ＣＢＥＯＩないしＣＢＥ雌
に対してシフトレジス夕６３７なし、し６３８内に含ま
れた８のビットがバイト（各状態に対し一つのバイト）
によってシフトレジスタ６３８のの出力ＤＳＯで伝達さ
れる。バイトの流れはＮＡＮＤゲート６２５，６２６，
６２９によって直列接続チャネルに伝えられる。カウン
タ６２０の入力ＣＩはＮＡＮＤゲート６１８によって制
御され、シフトレジスタ６３８の出力ＢＳＯに一つのバ
イトが現われるごとにカウンタを１ユニット進める。カ
ウンタ６２０が相続く五つの１ビットを教えるとＮＡＮ
Ｄゲート６２１の出力における信号斑＊は０に復帰し、
１クロックサィクルに対してカウンタ６２７の進むのを
停止し、一つの０を直列接続チャネルに与える。信号Ｚ
ＣＲは１なりこれはカウンタ６２０を０にリセツトし次
の１ビットを教えられるようにする。カウンタ６２０を
０にリセツトすることは信号ＢＳ＊を１とし、サイクル
は信号ＣＢＥ８が現われるまで続く。０またはパッテン
グビットは信号Ｖ茂がＮＡＮＤゲート６１８の入力にあ
る間に相続く１ビットを五つ教えた後にのみ挿入するこ
とができる、すなわちＣＹ１，ＣＹ２とＣＹ３サイクル
の間に挿入できる。

サイクＣＹＩの終りは信号ＤＰＣで行なわれ、信号ＥＯ
を０にリセツトし、フリツプフロツプ６０１を０にリセ
ツトし信号ＥＩを低くする。ＮＡＮＤゲート６１０への
入力は信号ＥＩ内の変化によって有効化され、その出力
はカウン夕６０４を１ユニット高め、デコーダ６０５の
出力に状態ＣＹ２を発生する。この結果は信号ＶＣＲＣ
を１とし、ゲート６２４の入力を有効化し、冗長監視信
号発生器ＣＲＣ６２３が第１バイトを直列接続チャネル
に伝える。これはＶＣＲＣは二つの相続く状態ＣＹ２と
ＣＹ３の間ロジック１に留まるので可能である。次のＰ
Ｃ信号はＮＡＮＤゲート６１ １の入力に受けられたと
きカウン夕６０４は更にーュニット進めデコーダ６０５
は位置信号ＣＹ４＊をデコードする。信号ＣＹ４＊がＮ
ＡＮＤゲートの入力で０となるとき、インバ−夕６１
５の出力における信号ＥＭｍＲ＊が１となり、バッファ
６３５と６３６が有効化され、これらのバッファはメッ
セージ終了フラッグを伝えシフトレジスタ６３７と６３
８をシフトし、フラッグは直列接続チャネルに信号ＣＰ
＊で指示される速度で再び伝達され、信号ＣＰ＊はィン
バータ６４０の出力から与えられる。この発明による配
置についての以上の説明は一つの実施例にに関するもの
であり、この発明の範囲内で他の多くの配置を行ない得
ることは明らかである。

追加の関係 特公昭５９−１４７６４号公報（特許１２３８斑３号）
は種々の場所Ｓｔｌ・・・・・・Ｓｔｉ・・…・Ｓｔｎ
を接続する一つのデータチャネルと、送信ユニットと受
信ユニット間の情報の伝送を制御する装置とを含み、ｎ
個の場所Ｓｔｌ・・・・・・Ｓｔｉ・・・・・・Ｓｔｎ
からなるーグループの送信ユニットと受信ユニットとの
間で情報を選択的に交換する装置において、前記制御装
置はデータチャネルと場所Ｓｔｌ・・・・・・Ｓｔｊ・
・・・・・Ｓｔｎとの間をそれぞれ接続するｎ個の場所
制御モジュールＭｏｌ・・・・・・Ｍｏｉ・・・・・・
Ｍｏｎの群から構成され、モジュールＭｏｌ・・・・・
・Ｍｏｊ・・・・・・Ｍｏｎはデータ処理ユニットＰ１
・…・・Ｐｊ……Ｐｎとプログラムｓｌ……ｓＪ・”…
Ｓｎがそれぞれ記憶されるメモリＭ１・・・・・・Ｍｊ
・・・・・・Ｍｈをそれぞれ含み、メモリＭ１・・・・
・・Ｍｊ・…・・Ｍｎ内に場所Ｓｔｌ・・・・・・ＳＵ
・・・・・・Ｓｔｎの形によってプ。

グラムｓｌ・・・・・・ＳＪ・・・…ｓｎがそれぞれ記
憶されユニットＰ１・・・・・・Ｐｊ・・・・・・Ｐｎ
によってそれぞれ動作され、データ処理ユニットと各モ
ジュール内のメモリ内に含まれたプログラムとは他のモ
ジュールから出る命令によって前記プログラムがそれに
接続された場所のユニットと他の場所のユニットとの間
の情報の交換と、他のモジュールへの命令の伝達とを制
御し、それによって前記他のモジュールに接続された場
所のユニットと、他の場所のユニットとの間の情報の交
換を、ｎ個の場所Ｓｔｌ……ＳＵ……Ｓｔｎの群内の送
信ユニットと受信ユニットの間の情報の選択的交換がモ
ジュールＭｏｌ……Ｍｏｊ……Ｍｏｎの群による相緩く
情報交換制御によって遂行されるよう制御することを特
徴とする装置に関するものであるが、この追加の発明は
近接したステーション（場所）の別々の群がそれらの群
を接続する接続チャネルを通じて通信し、近接するステ
ーション群内の各ステーションは一方では同じ群内の他
のステーションと群内のステーションのすべてを接続す
る局地接続チャネルを通じて同じ群内の他のステーショ
ンと、他方ではその群とは離れた他の近接ステーション
の他のステ−ションとをこれらの群を接続する接続チャ
ネルで接続し、これらの局地嬢続チャネルを通じて通信
する各ステーションと関連したステーションの近接群を
形成するステーションを接続する装置を設け、親発明の
特性を失なうことなく局地ステーション間の通信を可能
にするものである。

【図面の簡単な説明】

第１図は親発明で説明した非中央制御データ処理装置を
示し、第２図は同じ非中央制御データ処理装置であるが
この発明が組入れられており、第３図はこの発明の目的
とする論理アダプタ回路ＡＢｉを示し、回路ＡＢｉは一
方では局地接続チャネルに他方では遠隔ステーションの
組に接続するチャネルに接続され、（親発明との混乱を
避けるため回路ＡＢｉは以後ＦＥＬと呼ぶ）、第４図は
各ＤＰＣで発生されるメッセージの型を示し、第５図は
この発明の目的である論理アダプタＦＥＬの受信回路の
実施例を示し、第６Ａ図と第６Ｂ図はこの発明の目的で
ある論理アダプタＦＥＬの伝達回路の実施例を示す。 １００……モジュール、１０１……アダプタ回路、１０
２・・・・・・制御回路、１０４・・・・・・メモリア
クセス回路、１１０・・・・・・モジュール、１２０…
・・・接続チャネル、２００，２０１……接続チャネル
、２０２・・・・・・局地接続チャネル、２０３，２０
４・・・・・・アダプタ回路、２０８，２０９，２１０
・・・・・・ステーション、２１７〜２２２“””ステ
ーション、３００・・・・・・アダブタ回路、３０１…
・・・管理コントローラ、３０３・・・・・・主メモリ
、３０４・・・・・・局地接続チャネル、３０６・・・
・・・論理ユニット、３０７・・・・・・局地接続チャ
ネル、３０９…・・・シフトレジス夕、３１０……力ウ
ン夕、３１１……メモリ、３１２……アドレスカウンタ
、３１３……メモリアダプタ、３１５……マイクロプロ
セッサ、５０１……増中器、５０２．５０３……ナンド
ゲート、５０４……カウンタ、５０５……デコーダ、５
０６・・・…ナンドゲート、５０７．５０８……インバ
ータ、５０９……ナンドゲート、５１０……フリツプフ
ロツプ、５１１……インバータ、５１２，５１３……ナ
ンドゲート、５１４，５１５……カウンタ、５１６……
デコーダ、５１７，５１８……インバータ、５１９……
ナンドゲート、５１８〜５２５……イソバータ、５２６
〜５２９……シフトレジスタ、５３０……ナンドゲート
、６０１，６０２……フリツブフロツプ、６０４……カ
ウンタ、６０５，６０６……インバータ、６０９〜６１
８……ナンドゲート、６２０……カウンタ、６２１，６
２２……ナンドゲート、６２７・…”カウンタ、６２８
……デコーダ、６３０……インバータ、６３１……ナン
ドゲート、６３２……インバータ、６３３〜６３６……
バツフアレジスタ、６３７，６３８……シフトレジスタ
、６４０……インバータ、６５ １・・・・・・ＰＯＬ
Ｌシーケンス、６５２・・・・・・ＩＴ７シーケンス、
６５３・…・・ＢＲＣシーケンス、６５５・・・…ＡＣ
Ｔ信号。 ＦＩＧ．ｌ ＦＩＧ．２ ｆｉＧ．４ ＦＩＧ．３ ＦＩＧ．５ ＦＩＧ．６８ Ｆ１６６Ａ

Claims (1)

1. 【特許請求の範囲】 １ ｎ個の場所Ｓｔｌ……Ｓｔｊ……Ｓｔｎからなる一
   群の送信ユニツトと受信ユニツトとの間で情報を選択的
   に交換するために、種々の場所Ｓｔｌ……Ｓｔｊ……Ｓ
   ｔｎを相互接続する一つのチヤネルと、送信ユニツト及
   び受信ユニツト間の状報の転送を制御する制御装置とを
   含み、前記制御装置は前記チヤネルと前記場所Ｓｔｌ…
   …Ｓｔｊ……Ｓｔｎとの間をそれぞれ接続するｎ個の場
   所制御モジユールＭｏｌ……Ｍｏｊ……Ｍｏｎの群から
   構成され、モジユールＭｏｌ……Ｍｏｊ……Ｍｏｎはデ
   ータ処理ユニツトＰｌ……Ｐｊ……Ｐｎと、メモリＭｌ
   ……Ｍｊ……Ｍｎとをそれぞれ含み、メモリＭｌ……Ｍ
   ｊ……Ｍｎ内にはそれぞれ場所Ｓｔｌ……Ｓｔｊ……Ｓ
   ｔｎの形態に依存しかつそれぞれデータ処理ユニツトＰ
   ｌ……Ｐｊ……Ｐｎによつて実行可能なプログラムＳｌ
   ……Ｓｊ……Ｓｎが入れられ、各モジユールのメモリ内
   に含まれたデータ処理ユニツトとプログラムとは別のモ
   ジユールから出る命令によつて、当該モジユールに接続
   された場所のユニツトと他の場所のユニツトとの間の情
   報の交換を制御して別のモジユールへの命令の伝達を可
   能とし、それによつてこの別のモジユールに接続された
   場所のユニツトと、他の場所のユニツトとの間の情報の
   交換を制御し、ｎ個の場所Ｓｔｌ……Ｓｔｊ……Ｓｔｎ
   の群内の送信ユニツトと受信ユニツトの間の情報の選択
   的交換がモジユールＭｏｌ……Ｍｏｊ……Ｍｏｎの群に
   よる相続く情報交換制御によつて遂行されるようにした
   情報を選択的に交換する装置において、近接したステー
   シヨンの群の別々の群はそれらの群を接続する接続チヤ
   ネルを通じて通信し、一つの近接ステーシヨン群内の各
   ステーシヨンは一方では同じ群内の全近接ステーシヨン
   を接続する局地接続チヤネルを通じて同じ群内の他のス
   テーシヨンと通信することができ、他方ではこれらの近
   接ステーシヨン群を接続する接続チヤネルと、一つの近
   接ステーシヨン群内の各ステーシヨンを接続し通信する
   各ステーシヨンと関連する局地接続チヤネルとを通じて
   前記の第１の近接ステーシヨン群とは離れた他の近接ス
   テーシヨン群内の他のステーシヨンと通信することがで
   き、近接ステーシヨン群の各群を接続するチヤネルと、
   一つの近接ステーシヨン群と関連した局地接続チヤネル
   との間のアダプタインタフエースは、前記各群を接続す
   る本来の接続チヤネルと局地接続チヤネルとに沿うて行
   なわれる情報の交換のすべてに対して責任を有する１つ
   の論理アダプタユニツトの形であり、一方では局地接続
   チヤネルに、他方では本来の接続チヤネルまたは局地接
   続チヤネルに沿うてメツセージを送信し受信する回路に
   接続された論理制御ユニツトを含み、論理アダプタユニ
   ツトは近接ステーシヨン群の各群を接続するチヤネルか
   ら来るメツセージを受ける回路を含み、前記回路は接続
   チヤネル上のメツセージの存在を検知する第１装置と、
   第１装置に接続されメツセージの頭部におけるフラツグ
   を検知し、フラツグが正しいときは回路の入力を有効化
   し、近接ステーシヨン群の各群を接続するチヤネルに沿
   うて到着するメツセージを受入れ、メツセージを局地接
   続チヤネルに再伝達する第２装置と、前記第１装置に接
   続され、メツセージを受入れる回路を無効化するメツセ
   ージフラツグの終りの存在を検知する第３装置とから構
   成され、論理アダプタユニツトはさらに近接ステーシヨ
   ン群の各群を接続するチヤネルに沿うてメツセージを伝
   達する回路を含み、前記回路は局地接続チヤネルを通じ
   て各管理コントローラと関連された各マイクロプロセツ
   サと接続され、マイクロプロセツサから出された信号を
   受け、近接ステーシヨン群の各群を接続するチヤネルに
   沿うてメツセージの開始に対するフラツグを伝達する第
   １装置と、前記第１装置に接続され、局地接続チヤネル
   に沿うて文字依頼信号を伝達する第２装置と、前記第１
   装置に接続され局地接続チヤネルに沿うて管理コントロ
   ーラによつて伝達されるメツセージを受け、それらメツ
   セージを近接ステーシヨン群の各群を接続するチヤネル
   に沿うて再伝達する第３装置と、前記第１装置と第３装
   置に接続されメツセージフラツグの終りを発生する第４
   装置の群を備えたことを特徴とする情報を選択的に交換
   する装置。 ２ 各ステーシヨンは局地接続チヤネルからメツセージ
   受信装置を有するコントローラを通じて局地接続チヤネ
   ルに接続され、前記メツセージ受信装置はマイクロプロ
   セツサに接続され、マイクロプロセツサは関連する読取
   専用メモリに記録されたマイクロプログラムの制御下に
   受信したメツセージを■訳し、近接各ステーシヨン群間
   の対話を局地接続チヤネル及び本来の接続チヤネルを通
   じて行なう特許請求の範囲第１項記載の情報を選択的に
   交換する装置。