JPS60159941A - 多重レベル優先順位マイクロ割込みコントローラ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は広義にはディジタルコンピュータの分野に関し
、特にコントローラの多重レベル優先順位割込みを有す
るマイクロプログラム制御コンピュータに関する。

（発明の背景） 典型的には、ディジタルコンピュータシステムは、ある
場合に発生しうるある動作を明細に特定しているコンピ
ュータプログラムを有している。

時分割システにおいては、そのシステムは同時に１つ以
上のプログラムを走らせることができるように思われる
が、いずれの状況においても、コンピュータシステムは
、プログラム動作への割込みを処理することができなけ
ればならない。これらの割込みは、入出力装置によって
最もひんばんに発生され、プロセッサからのなんらかの
種類のサービスを要求する。その割込みはプロセッサに
吟行なっていることを中止させ、割込み装置によって要
求される仕事に従事させる。

任意の割込み処理か若干の時間を必要とする。

同時に１つの割込みのを処理することができる従来のコ
ンピュータにおいては、より低い優先順位の割込みの処
理期間中により高い優先順位の割込みが発生することが
あっても、同時に１つの割込みしか処理できないので、
より高い優先順位の割込みはより低い優先順位の割込み
が処理されてしまうまで待たなければならなかった。こ
の結果は、サービスを必要とする超高速入出力装置を持
つシステムには必ずしも受けいれられなかった。

この問題の１つの可能な解決方法は、高速割込みを直接
処理する特殊目的のハードウェアを設計し、マイクロプ
ログラムをまったく利用しないことである。しかし、こ
れを行なうためには、かなりの量のハードウェアが必要
である。これは、増大されたハードウアがより多くの物
理的空間を必要とし、コストを増大するので、機械を小
型化し経済化する点において好ましくない。

従って、本発明の第１の目的は、ディジタル・コンピュ
ータシステムのための多重レベル優先順位マイクロ割込
みコントローラを提供することである。

本発明の他の目的は、類似した処理能力を持った従来の
システムと比較して、コンピュータ自身をできるだけ小
型化できるように物理的に小型化された多重レベル優先
順位マイクロ割込みコントローラを提供することである
。

本発明のさらに他の目的は、システム全体の価格と比較
して、低価格の少数の回路を備えた多重レベル優先順位
のマイクロ割込みコントローラを提供することである。

本発明は１機械のマイクロシーケンスを制御する目的に
利用されるマイクロプログラムコントローラを具備する
。割込みが存在する場合には、通常コントローラによっ
て出力される次のアドレスはスタックに強制的に入れら
れ、代替のソフトウェアが割込み処理マイクロシーケン
スを開始するが、その起動アドレスは割込みの優先順位
の関数であり、割込み自身９性質の関数である。割込み
が完了すると、マイクロシーケンサは、スタ・ンクにお
ける最上部のアドレスでシーケンスを再開する。

本発明は多重レベルの割込みを意図するものであり、よ
り高い優先順位の割込みがあった場合、すでに開始され
ているより低い優先順位の割込みを中断させ、より低い
優先割込みが発生した場合には、その割込みは、それよ
り高い優先順位の割込みが全て処理されてしまうまで待
たされる。

上述した、あるいは他の目的や利点や特徴は、独創的な
開示の一部をなす図面と関連して以下に記述される。

（実施例） マイクロプログラム制御コンピュータにおいては、シー
ケンスの中の次の制御格納アドレスをアドレス指定する
に際してそれを補助するために、マイクロシーケンサが
頻繁に使用される。このような構成において、マイクロ
シーケンサが一連のマイクロ命令を実行させるとき、こ
れらマイクロ命令のアドレスが次々と続くと（＼うこと
【士通常のことである。第１図に示されてｌ、％るよう
に、たとえば、マイクロプログラムシーケンスは起動ア
ト゛レス１００から開始されうる。

マイクロ命令が機械によって実行されると、マイクロシ
ーケンサはロケーション１００におけるこれから実行さ
れるべき命令を呼び出す。たとえば、この手順は、ロケ
ーション１０５における命令の実行が進行するまで続行
される。このとき、割込みが発生され、それが優先順位
レベルｌを持つと仮定しよう。本発明によれば、この割
込みが発生すると、機械は次のマイクロシーケンスアド
レスをブツシュダウンスタックにセ・ントさせ、その割
込みを処理するためのマイクロシーケンスの起動アドレ
スを制御格納アドレスに入力さする。第１図に示されて
いる例では、この起動アドレスｔ±２００である。割込
み処理はマイクロ命令２０１〜２０１の実行が完了され
るまで続く。ロケーション２０４の命令が実行されてい
る間、機械の状態は、割込み優先順位レベルエへのサー
ビスを終了し、スタックの最上部から次のマイクロ命令
のアドレスを取り出すように変化する。従って、マイク
ロシーケンスはアドレス１０６におけるマイクロ命令を
もって再開する。

本発明によれば、回路は異なる割込み状態のもとでは異
なる動作をする。ｆｔ５２図に示されているように、マ
イクロシーケンスはロケーション１００におけるで命令
をもって起動し、第１図に関連して記載した方法で、ロ
ケーション１０４まで処理される。この時に優先順位レ
ベルｌを持つ割込みが発生したと仮定しよう。上に述べ
たように、これは、次のアドレス１０５をスタックの最
上部にセットさせ、優先順位レベル１の割込みの実行が
ロケーション８００をもって始まり、これは、第２図の
仮定の例においてはロケーション８０２における命令の
実行が発生するまで続行される。この時、優先順位レベ
ル０の割込みが発生したとしよう。

その優先順位レベルは、すでに実行されつつある割込み
の優先順位レベルよりも低いので、この割込みは単に列
に加えられるだけである。命令８０４の実行中に優先順
位レベルｌの割込みサービスが完了すると、列に加えら
れた優先順位レベル０の割込みが認識され、マイクロシ
ーケンサは、割込み優先順位レベルＯの割込みサービス
をするための起動アドレスが次に実行されるようにする
。

従って、命令７００〜７０４は優先順位レベル０の割込
みのサービス期間に実行される。命令７０４の実行中に
、優先順位レベルＯの割込みに対するサービスが完了さ
れ、係属中の他の割込みがないので、元のプログラムの
マイクロシーケンスが、スタックの最上部から取出され
たアドレスであるロケーション１０５で再開される。

第３図は、より高い優先順位レベルの割込みが、より低
い優先順位レベルの割込み処理に実際ニ割込むシーケン
スを示している。この例においては、このシーケンスは
マイクロ命令１００で再開し、マイクロ命令１０４まで
進行する。命令１０４の実行中に、優先順位レベルｌの
割込みが発生したとする。前に述べたように、これが起
きると、優先順位レベルｌの割込みを処理するためのル
ーチンの起動アドレスが実行され、一方、前に実行され
たシーケンスの次の命令がスタックの最上部にセットさ
れる。この例においては、１０４の次の命令は８００で
あり、この命令は優先順位レベルｌの割込み処理ルーチ
ンの起動アドレスである。割込みがなければ、１０４に
引続いて実行されるはずのアドレス１０５はスタックに
セットされる。

優先順位レベルｌの割込み処理が命令８００から命令８
０２を通じて進行したときに、優先順位レベル２の割込
が発生したと仮定する。これが起ると、現在実行されつ
つあるシーケンスの次のアドレスがスタックの最上部に
セットされ、スタック内にセットされている以前のデー
タはすべてそれぞれ１つ下の位置にセットされる。従っ
て、優先順位レベル２の割込みを処理するための第−命
４８００が発生した時のスタックの最上部には、８０３
の値が、スタックの次に低い位置には１０５の値がそれ
ぞれセットされている。優先順位レベル２の割込みは、
マイクロ命令８００〜８０４を用いて進行し、そして完
了される。優先１哨位レベル２の割込みサービスが終了
すると、スタックの最上部のアドレスが次に実行され、
スタックのすべての位置のアドレスはルベルだけ上昇さ
れる。従って、優先順位レベル１の割込み処理は、ロケ
ーション８０３で再開し、スタックの最上部はアドレス
１０５になる。

その例においては、命令９０２の実行中に優先順位レベ
ルＯの割込みが発生すると仮定したことに注目されたい
。この割込みは、現在実行されつつある割込みよりも低
い優先順位レベルにあるので、単に列に加えられるだけ
である。

すでに注目したように、優先順位レベル２の割込みサー
ビスが完了すると、処理はロケーション８０３で再開し
、ロケーション８０４を通じて進み、優先順位レベル１
の割込サービスが完了する。

この時、係属中の割込は列に加えられている優先レベル
Ｏの割込みだけであるので、次の命令７００、すなわち
優先順位レベルＯの割込み処理をするための第１命令が
実行される。優先順位レベル０の割込は命令７００〜７
０４によって処理される。命令７０４の実行中に優先順
位レベルＯの割込サービスが完了され、それ以上の割込
が係属していないので、実行すべき次のアドレスがスタ
ックの最上部から取出される。このようにして、処理は
次の命令となる命令１０５をもって再開され、上述の、
割込みのためのシーケンスは再開されない。

前述したことは、本発明による回路の動作を示している
が、それは、実行されるマイクロプログラムが各種の優
先順位レベルを持つ割込みによって割込まれることが可
能であるということを特徴とする。実際、本発明に基づ
けば、機械には発生可能な３つの優先順位レベルの割込
みが存在するので、それらのうちの２つはより高い優先
順位レベルの割込みによって割込みされることができる
けれども、３つの割込みがどの時間的瞬間においても処
理中でありうる。この結果を遂行するための回路につい
ては以下に記載する。

第４図の詳細な回路図を参照すると、本発明による回路
はシーケンサ１００を具備し、好適な実施例においては
、シーケンサ１００はアドバンストマイクロデバイスの
Ａｍ　２９１０Ａを具備している。本発明に基づく機械
の通常のモードにおいては、シーケンサ１００は、全体
が１０２として図示された領域において、５ＡＯＯＩ−
ＳＡＩＩＩとして図示された出力ライン上に制師鞘納ア
ドレスを出力する。

シーケンサ１００からのアドレス出力は１通常は、ライ
ンマルチプレクサ１０４、１０．８．１０８．１１０に
よって、全体が１１２として示された制御格納アドレス
ラインＣ５ＡＯＯｌ−Ｏ３Ａ　ｌ　ｌ　１に転送される
。

制御格納アドレスバス１１２によってアドレス指定され
た任意のマイクロ命令の実行が完了すると、シーケンサ
１００は、それ自身に内蔵するアドレスを増分してシー
ケンスを制御格納における次のより高いアドレス位置ま
で進ませる。このアドレスの増分は、シーケンサ１００
へのクロックパルクライン１１４上のクロックパルスに
よって開始される。

特別の分岐あるいは割込みが発生すると、全体が１１Ｂ
で示されている入力ライン５００１〜５ｌｌｌは能動的
になり、単に以前のアドレスを１だけ増分することによ
って、出力されるはずであったアドレスとは異ったアド
レスをシーケンサに出力させる。これは、たとえば割込
みが発生するとき、あるいは分岐作用が発生するときに
発生する。

割込みが発生すると、割込みは本発明によるマイクロプ
ログラムコントローラによって処理されるので、割込み
処理マイクロプログラムの起動アドレスに進路を指示す
るための何らかの手段を備えなければならない。これは
次のような方法で達成される。すなわち、割込み信号は
、全体を１２０で示しレベル０割込みとして図示した４
つのラインのいずれかに、あるいは全体を１２２で示し
レベル２割込みとして図示した４つのラインのいずれか
に、あるいはシステム内でレベルｌの割込みのみを有し
しＤＡＭＩＮＴＩ（直接メモリアドレス割込み）として
図示されたラインの上に発生することができる。レベル
Ｏの割込み１２０の場合、各ラインはＯＲゲート１２４
を介してレベルＯとして図示されたラインに結合してい
る。レベル０のラインはレベルＯの割込みが要求されて
いるときはいつでも能動的になる。ライン１２２上のレ
ベル２の割込みはＯＲゲート１２８を介してレベル２と
して図示されたラインに結合されている。レベル２のラ
インは、レベル２の割込みが存在するときはいつでも能
動的になる。レベルｌのラインは、ラインｎＭＡｒ漬ｒ
ｔが能動的になると能動的になり、ＡＮＤゲート１２８
への第２の入力もまたハイ（高）となる。ＡＮＤゲート
１２８への第２の入力は、本発明の一部を形成しないあ
る特定の状態をのぞいて、通常はハイであり、それ以上
ここでは討議しない。

レベルＯの割込みライン１２０やレベル２の割込みライ
ン１２２に入力される信号は、本発明によるコンピュー
タシステムの通常の動作においては、どの瞬間において
も各レベルの割込みのためのラインのうちの１つだけが
能動的になることができるように注意深く選択される。

言いかえれば、任意レベルの割込みはすべて、互いに排
他的であるということである。この限定は、もし回路が
４つ以上のレベル割込みを提供するように修正されても
適用されなければならない。

１つのレベルの割込みが発生した瞬間を仮定すれば、レ
ベルＯ、レベル１あるいはレベル２として図示されたラ
インのうちの１つが能動的になる。これらのラインはマ
イクロ割込み状態フィールドプログラマブルシーケンサ
（ＦＰＬＳ）　１３０とマイクロ割込みベクトル制御プ
ログラム配列論理（ＰＡＬ　）　１３２に結合されてい
る。ＰＡＬ　１３２は、入力ラインを復号する作用をし
、ＶＥＣＴＡ　０５１およびＶＥＣＴＡ　０８１　とし
て図示されたライン上に信号を出力する。これらの２つ
のラインは、係属中の割込みがない時はハイレベル、す
なわちバイナリ１である。しかし割込みが発生すると、
ライン１３４あるいは１３Ｂの一方あるいは他方がロー
（低）になる。この状態が発生すると、ＶＥｆｌ：ＴＡ
Ｏとして図示されたラインもまたローにな−る。ＶＥＣ
ＴＡＯがローになることによって、シーケンサ１００は
ビン３２上の入力を下げさせられ、それによって、シー
ケンサがその内蔵アドレスを増分するのが妨げられる。

さらにその上、ＶＥＩＩＩ：ＴＡＯがローになることに
よって、マルチプレクサ１０４、１０６、１０８．１１
０はライン５ＡＯＯＩ〜５ＡＩＩＩ上の信号が制御格納
アドレスバス１１２に伝達されるのを妨げる。一方、　
ＶＥＣＴＡＯラインがローになることによって、マルチ
プレクサ１０４　、１０８　、１’０８　、１１０はラ
イン１３４と１３６のレベルに応じてレベルＯの割込み
、レベルｌの割込み、あるいはレベル２の割込みを処理
するためのマイクロシーケンス起動アドレスに対応して
いる制御格納アドレスバス１１２にアドレスをゲートす
る。その起動アドレスは、一部が信号ＶＥＣ：ＴＡＯθ
ｌとＶＥＣＴＡＯ５１とに応答する回路によって、また
マイクロ割込みベクトルアドレスＰＡＬ　１４０によっ
て形成される。上記したように、レベルＯの割込みが発
生すると、ライン１３４とライン１３６上の信号はアド
レス７００を制御格納アドレスレジスタ１１２にセント
し、レベル１の割込みが発生すると、ライン１３４とラ
イン１３６上の信号はアドレス８００を制御格納アドレ
スバス１１２にセ・ントシ、レベル２の割込みが発生す
ると、ライン１３４とライフ１３Ｂ上のレベルがアドレ
ス９００を制御格納アドレスＩくス１１２にセットする
。第５図に示すように、アドレスが制御格納に送られる
と、制御格納の出力Ｃ±、制御格納データレジスタに入
る。制御格納データレジスタの一部は命令として図示さ
れたラインを経てシーケンサに帰還される。その命令は
４つのラインを具備し、これらは第４図に示されてし）
るような、ピン８．９．１１．１２上のシーケンサに入
力される。本発明によれば、割込み処理マイクロルーチ
ンにおける次のアドレスをシーケンサ１００の内部のブ
ツシュダウンスタックに格納させるものである。その上
、ライン５００１〜５ｌｉｔは、シーケンサ１００のカ
ウンタにセットされているマイクロルーチンの起動アド
レスで能動化される。そのカウンタは引続いて増分され
、１０２として図示されたその出力バス上に新しいアド
レスがセ−／　）される、このアドレスは、ライン１３
４と１３８上のＰＡＬ１３２の出力が１−機械サイクル
の間だけローのまま維持されので、マルチプレクサ１０
４　、１０ｅ、１［１８、１１０によって通過させられ
る。その後、割込みを起こしたマイクロルーチンは、そ
れが完了するまで、実行され続ける。割込み処理゛ルー
チンの最後のサイクルの期間、命令がシーケンサ１００
に伝達されてスタックがＰＯＰされ、それによって、ス
タックに以前にセットされていたアドレスがシーケンサ
１００の出力にセットされ、割込みの前に実行される筈
であった命令が割込み完了後に実行される。

ＦＰＬＳ　１３０およびＰＡＬ　１３２の論理は、複数
個の状態を処理するために特別に意図されている。これ
らの状態は、この詳細な記述の最初にその概要が述べら
れているが、特に注意すべき点としては、任意の時に、
１つのレベルの割込みのみが発生する場合、論理はある
割込みが完全に実行されるようにする。割込みが処理さ
れると、すでに記述したように、シーケンスは割込み発
生より前に実行される筈であった次の命令に復帰する。

多重の割込みが発生する場合、割込みには優先レベルが
指定され、最も高いレベルの割込みが最初に実行される
。従って、もしレベルＯ、レベルｌ、レベル２の割込み
が同時に発生した場合には、ＦＰＬＳ　１３０とＰＡＬ
　１３２の論理は、レベル２の割込みを処理するための
マイクロシーケンスを選択するように動作する。この時
、レベルｌとレベル０の割込みは、列に加えられ、より
高いレベルのマイクロシーケンスが完了された後に実行
されることになる。従ってこの例の場合、レベル２の割
込みが処理された後にレベル１、レベル０の割込みが処
理されることなる。レベルＯの割込みが完了すると、通
常のシーケンスが再開される。

ＦＰＬＳ　１３０とＰＡＬ　１３２の論理は、１つの割
込みが発生しつつあるときにより高いレベルの割込みが
発生しはじめると、最初の割込みは中断され、より高い
レベルの割込みが実行されそれが完了されるように動作
する。その後、前に開始していた割込みが、割込みがお
こる前の状態にもどすマイクロシーケンスに先だって完
了される。

従って、割込み選択論理は、最も高いレベルの割込みの
実行を開始させ、それ以前の動作を一時中止させて、よ
り高いレベルの割込みが終了するやいなや該以前の動作
が再開されるようにする。

さらに１割込み選択回路は、現に実行されている割込み
よりも低いレベルの割込みは列に加え、すべてのより高
いレベルの割込みが処理されてしまった後に初めてその
低いレベルの割込みの実行を開始させる。

上記記載は、第４図に示した回路の構成と回路の形式に
・特別な重点をおいて行なったが、いわゆる当業者であ
れば、上に詳細に述べたのと同様の作用を行う代替的な
回路の存在を容易に理解されよう。また、本発明が３つ
のレベルの割込みを期待していることが、当業者には理
解されるであろうが、本発明は３つのレベルの割込みに
限られたち１．のではなく、より多くのレベルの割込み
にもまた十分に可能である。しかしながら、より以上多
くの割込みレベルを処理するためには、回路に何らかの
変更を加えなければならない。そうする場合には、より
高いレベルの割込みを、通常のシーケーンにも、より低
いレベルの割込みにも優先して割込ませるという本発明
が確立した法則の範囲を考慮に入れなければならない。

さらに、前に生じたより高いレベルの割込み処理が行な
われている時はいつでも、より低いレベルの割込みは単
に列に加えられるだけであって、そのより高いレベルの
割込みが完了してしまってから初めて実行される。さら
にまた、多重状態は、任意レベルの割込みを発生するこ
とができるけれども、機械の正常動作においては、１つ
の状態のみが任意の瞬間に任意レベルの１つの割込みを
発生するだけであるということもまた思い起こさなけれ
ばならない。

また、図面を通じて、回路構成要素には標準的な一般的
な名称があたえられていることに注目しなければならな
い、これは純粋に読者の便利のためになされたものであ
って、回路構成要素の数値や種類に限定を加える意図も
、特許請求の範囲の記載によってのみ限定される本発明
の範囲に限定を加える意図もない。

【図面の簡単な説明】

第１図は単一の割込みが処理されるときの、本発明によ
るマイクロ機械動作を示す図、第２図は高い優先順位の
割込みが発生し、その後に別のより低い優先順位の割込
みが発生した時の、本発明によるマイクロ機械動作を示
す図、第３図は優先順位レベルｌの割込みが発生し、そ
れが完了する前にそれに引続いて優先順位レベル２の割
込みが発生し、その後優先順位レベルＯの割込みが発生
なう回路の詳細回路図、第５図はコンピュータの制御格
納システムの一部としての本発明による回路の状態を示
す図である。 符号の説明 １００、、、シーケンサ、１３０．、、マイクロ割込み
状態、１３２、、、マイクロ割込みベクトル制御、１４
０．、、マイクロ割込みベクトルアドレス、　１０４．
１０８．１０８゜１１１、、、マルチプレクサ、　ｌｉ
Ｂ、、、入力ライン。

Claims (1)

1. 【特許請求の範囲】 （１）ディジタルコンピュータのマイクロシーケンスを
   制御するための多重レベル割込み回路であって： 現在の命令アドレスが前の命令アドレスより１だけ高い
   一連の制御格納命令アドレスを出力するためのシーケン
   サであって、他の命令アドレス番と飛び越え次の未実行
   命令アドレスをブツシュダウンスタックに位置せしめる
   ための手段と、前記スタックの最上部におけるアドレス
   を取除きそのアドレスをシーケンサの現在制御格納命令
   アドレス出力に印加することによって、前の命令アドレ
   スに復帰するための手段とを具備するシーケンサと； 任意の優先レベルにおける各割込みが、その優先レベル
   における他の割込みと互いに排他的であり、任意のレベ
   ルで割込みが発生するときにはいつも１つの割込みレベ
   ルの信号が各瞬間に出力されるように、複数個の割込み
   信号を複数個の優先順位レベルで規定す手段と； 前記割込みレベル信号に応答して、割込み処理の状態を
   示す状態信号を出力するための割込み状態手段であって
   、割込みの各レベルのための割込みサービス信号を出力
   し、より高いレベルの割込みがサービスされている間に
   発生される各割込みのための割込み列信号を出力する割
   込み状態手段と； 前記複数個の割込み信号に応答して、真である最も高い
   レベルの割込み信号によって規定された割込みを処理す
   るサブルーチンの制御格納命令アドレスの少なく一部を
   出力するためのベクトルアドレス発生器と； 前記割込みレベル信号と、前記割込み状態信号と、前記
   割込み列信号とに応答して、高いレベルの能動的割込み
   信号あるいは割込み列信号によって規定される割込みを
   処理するためのサブルーチンの制御格納命令アドレスの
   少なくとも一部を出力するためのベクトル制御と； マイクロシーケンスが割込みされるべきときに前記ベク
   トル制御によって出力された制御格納アドレスの一部を
   復号してベクトル信号を出力するための手段と； 能動化されている前記ベクトル信号に応答して、次の制
   御格納アドレスを強制的に前記ベクトルアドレス発生器
   と前記ベクトル制御とによって規定されるものにし、前
   記ベクトル信号が非能動的である時にシーケンサからの
   制御格納命令アドレスを通過させるようにするためのマ
   ルチプレクサと；を組合わせて具備して成る、ディジタ
   ルコンピュータのマイクロシーケンスを制御するための
   多重レベル割込み回路。 （２、特許請求の範囲第１項の記載において、割込み処
   理の結果、シーケンサに、スタックの最上部のアドレス
   を取除きそのアドレスを前記マルチプレクサ手段に入力
   させるための手段を具備してなる多重レベル割込み回路
   。 （３）特許請求の範囲第１項の記載において、任意のレ
   ベルの割込みの処理の終り信号を発生して前記割込み状
   態手段をリセットし今終了した割込みレベルのための前
   記割込みサービス信号をリセットするだめの手段を具備
   してなる多重レベル整造み回路。