JPS60160422A - デ−タ処理同期方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （１）発明の技術分野 本発明は到来するクロックパルスに制御されて所定長の
データ列について処理を行うとき、処理動作を中断した
後、データ列の所定位置データに同期して処理を再開す
るときのデータ処理同期方式に関する。

（２）従来技術と問題点 従来データ処理装置として、第１図に示すものがあった
。例えばアンテナ（１）を使用し受信機（２）で受信し
たアナログ信号（３）がアナログ・ディジタル変換器（
４）において、シリアルなディジタル信号（５）に変換
される。次に直並列変換器（６）において並列データと
してデータ処理装置（７）に取込まれる。アナログ・デ
ィジタル変換器（４）を動作させるためのパルスと同期
し、連続したクロックパルス列（８）を、前記データ処
理装置（７）に対しデータ列伝送線とは別の伝送線（９
−１）で取込む。またデータ列の所定の区切りを定め例
えば１０２４（［１ｉ！のデータを１つのブロックとし
、該ブロックを区切ることを示すタイミングパルス（Ｉ
ｒｊも他の伝送線＜９−２）によりデータ処理装置（７
）に取込む。データ処理装置（７）内においてクロック
パルス列（８）とタイミングパルス（１０）は下記のよ
うに利用される。即ち到来データ列はデータ並び替えシ
フトレジスタ（３４）を介して演算パイプライン（３５
）に与えられ、その出力に対し、その所定位置のデータ
に対応した予め用意された定数データとの掛算・加算処
理などを行うため、定数テーブル（１１）をループ構成
のシフトレジスタに設けておき、それをクロックパルス
列（８ンのパルスとタイミングパルス６θ）により、同
期読出しをして演算器（３６）に与えて演算する。例え
ばデータ列１０２４個が３２個並列に３２行に別けて伝
送されるとき、第２図に示すような定数テーブル（１１
）に３２個ずつ３２行、都合１０２４個のデータ（１２
−１）（１：２−２Ｌ−−−が格納されている。タイミ
ングパルス（１０）が３２行のデータの特定の行を転送
したとき、同時に発信するように定めて置き、アナログ
ディジタル変換器（４）の側から３２行間隔に繰り返し
タイミングパルスα０を得て、そのタイミングパルス（
１φをトリガとして、カウンタによりカウントすること
により、所定の演算部分に先頭データが到達するタイミ
ングをめ、シフトレジスタについてデータ行のシフトを
所定回数行い、当該行が定数テーブルの出力端（１３）
に得られるように準備しておく。次いで、伝送線（９−
２）より新規なタイミングパルス００）を受信し、所定
の演算部分に先頭データが到達した時シフトレジスタが
シフト動作をするように制御され、レジスタデータ３２
個を読出して演算処理をする。その行の処理が終わった
ときクロックパルス（８１を使用して３２個のデータ毎
に新たなレジスタのデータ行を読出して演算処理を行う
。したがって定数テーブル（１１）を形成するシフトレ
ジスタは、データ列を所定のサイクルで順次シフトする
から、シフトレジスタの所定の位置に対応する演算を行
うという的確な処理を行わせることができる。通常処理
では前述の方法で設定した後、処理が繰返し続行される
が、データ処理装置（７）側で装置動作のテストを行う
ときなど、クロックパルス列（８）、タイミングパルス
（１０）の受入を中断する場合がある。そのときは定数
テーブルの読出しを到来クロックパルス列を使用して継
続して行わず、データ処理装置（７）に内蔵するパルス
発生器を使用して人為的にクロックパルスを歩進させる
などによりテストを行う。そのときディジタル・アナロ
グ変換器（４）の動作が続いていると、データ処理装置
において前述の定数テーブルのデータ列との同期が崩れ
ることになる。したがってテストを終了したときは、前
述の動作を当初からやり直す必要があり、時間と手数を
要した。

（３）発明の目的 本発明の目的は前述の欠点を改善し、所定長のデータ列
の所定位置データに同期して処理が再開できるようにパ
ルス計数器を使用するデータ処理同期方式を提供するこ
とにある。

（４）発明の構成 前述の目的を達成するための本発明の構成は、データ列
とクロックパルスと該データ列の区切りを示すタイミン
グパルスとの伝送を受け、該クロックパルスに制御され
て所定のデータ処理を行うデータ処理装置が、該クロッ
クパルスに制御された処理動作を一旦中断し、データ列
の所定位置データに同期して処理を再開するときのデー
タ処理同期方式において、データ処理装置にはタイミン
グパルスでリセフトしながら到来クロックパルスを常時
計数する第１パルス計数器と、到来クロックパルスを通
常は計数し処理動作中断時に計数を中断する第２パルス
計数器と、該第１・第２パルス計数器出力の一致したこ
ととデータ処理装置の再開指令の存在とを判断する判定
回路を具備し、データ処理装置へのクロックパルス印加
回路を該判定回路の出力により開閉することである。

（５）発明の実施例 第３図は本発明の一実施例として第１図に示すデータ処
理装置（７）に内蔵され、第２図に示すシフトレジスタ
の前段に設けた回路を示す。この回路に所定の動作をさ
せて、到来データとシフトレジスタ出力との同期をとる
。第３図において（１４）（１５−１）　（１５−２）
　（１５−３）はディレィ型のフリップフロップ、（１
６）は第１パルス計数器でタイミングパルス（１０）で
リセットしながら到来するパルスを計数するもの、（１
７）は第２パルス計数器で通常は到来クロックパルスを
計数し処理動作中断時には計数を中断するもの、（１８
）はデコーダで第１パルス計数器（１６）の計数値をデ
コードし所定値を計数したとき出力を得るもので、所定
値は例えば第２図における３２の値中タイミングパルス
（１０）の位置を示す値とする。（１９）は比較器で第
１パルス計数器（１６）と第２パルス計数器（１７）の
計数値を比較し、一致したとき出力を冑るもの、（２０
）　（２１）　（２３）　（２６）ばアンドゲート、　
（２４）はナントゲート、（２２）　（２５）はオアゲ
ートを示している。また（Ａ）は互いに接続され、（Ｐ
）は第２図における（９−１）出力に対応して゛いる。

（２７）は図示しないホスト計算機からの歩道パルス制
御端子で、後述するテスト動作のとき使用する。（２８
）はホスト計算機からの命令受入端子の一つで、クロッ
クパルス列（８）の受入停止を指示するとき１″となる
端子、（２９）はクロックパルス列（８）の受入再開を
指示するとき“１”となる端子である。パルス計数器（
１６）（１７）と比較器（Ｉ９）ゲート（２４）　（２
６）が動作判定回路を形成する。　、 第３図においてクロックパルス列（８）が伝送線（９−
１）により到来し、フリップフロップ（１４）がリセッ
トされ、リセット側端子から“１″が出力され、端子（
２７）に信号がないため、ゲート（２０）が開き、端子
（Ａ）（Ｐ）にクロックパルスが伝送される。したがっ
て第２図のシフトレジスタの動作は従来と同じである。

またクロックパルス列（８）によりフリップフロップ（
１５−１）乃至（１５−３）は、タイミングパルス０Φ
が発信されないためリセットされる。タイミングパルス
０ωは伝送線（９−２）により到来し、フリップフロッ
プ（１５−１）をセントし、第１パルス計数器（１６）
をリセットし、計数値をクリアする。以後到来したタイ
ミングパルス列（８）のパルス数を計数する。

第１パルス計数器（１６）をリセットしたタイミングパ
ルス００＋はフリップフロップ（１５−２）　（１５−
３）をセントして行くが、パルス到来から動作出力まで
に若干の遅延時間を得ることができる。その時間だけ第
１パルス計数器（１６）より遅れ、第２パルス計数器（
１７）をリセットする。フリップフロップ（１４）が未
だセットされてないからゲート（２１）が開いているた
め）。そしてゲート（２０）の出力（Ａ）が第２パルス
計数器（１７）に与えられ、計数をして行く。第１パル
ス計数器（１６）と第２パルス計数器（１７）とは同一
計数値とならず、またデコーダ（１８）が所定値計数を
検出しても、端子（２日）に入力“ｌ”がないため、ゲ
ート（２４）と（２３）が開かない。

次にデータ処理装置（７）がクロックパルス列（８）の
受入れを中断するときは、ホスト計算機からの指令で端
子（２８）に“ｌ”を印加する。この場合第１パルス計
数器（１６）が所定値まで計数したときゲート（２３）
が開（。これはアナログ・ディジタル変換器（４）から
のデータがタイミングパルスと同期した値まで受取った
ときを意味している。そのときゲート（２５）を介して
フリップフロップ（１４）がセントされる。ゲート（２
２）は“０”をゲート（２０）に与えるのでゲート（２
０）が閉じて、出力（Ａ）（Ｐ）のクロックパルスは停
止する。第２パルス計数器（１７）の計数は停止し、且
つゲート（２１）が閉しるため、タイミングパルスによ
るリセットも行われない。第１パルス計数器（１６）は
計数を続行している。テストなどのため演算処理用クロ
ックを必要とするときは、ホスト計算機は端子（２７）
に歩進出力を所定値だけ与える。そのとき（Ｐ）の動作
と同時に第２パルス計数器（１７）もその数だけパルス
を計数している。

テスト終了のときはホスト計算機からクロックパルス列
（８）の受入再開を指示するため端子（２９）にａｌ”
を与える。このとき端子（２８）はｏ″である。第２パ
ルス計数器（１７）の計数値まで第１パルス計数器（１
６）が計数したとき、比較器（１９）が一致出力を発す
るので、端子（２９）の”１”によりゲート（２４）が
０”を出力する。

ゲート（２６）を経た０″はフリップフロップ（１４）
をリセットする。そしてゲート（２０）　は再び開くか
らクロックパルス列（８）は（Ａ）（Ｐ）に到達できる
。そのとき、第２図に示すタイミングパルス（１０）に
対応するクロックの次のクロックから（Ｐ）に連続して
与えられるのでデータ処理は同期がとられていることに
なる。

（６）発明の効果 このようにして本発明によると、クロックパルス発信源
が継続動作しているとき、クロックパルスを受入れてデ
ータ処理を行う装置であって、不連続動作した処理装置
の処理単位の先頭とクロックパルス列の処理単位の先頭
とを完全に、且つ確実に同期させることが、比較的簡易
′な装置により実現できるので、有効である。その同期
に要する時間は第１パルス計数器の計数に要する時間程
度であるため、短時間で済む。

【図面の簡単な説明】

第１図は従来のデータ処理装置を示す図、第２図は第１
図中定数テーブルとなるシフトレジスタの構成を示す図
、 第３図は本発明の実施例を示す図で、第２図のシフトレ
ジスタの前段に設けた回路を示す。 （ｌｌ−−−アンテナ　（２）−−−一受信機（３）−
・・アナログ信号 （４１−−−アナログ・ディジタル変換器（５１−シリ
アルデータ （６１−−一直並列変換器 （７）−・データ処理装置 （８）−・クロックパルス列 ＱＯ）−タイミングパルス （１１）−ｍ一定数テーブル （１４）（１５−１）（１５−２）（１５−３）−ディ
レィ型フリップフロップ （１６）−第１パルス計数器 （１７）　−−−第２パルス計数器 （１８）　−ｍ−デコーダ　（１９）　−比較器（２０
）　（２１）　（２３）　（２６）中アンドゲート（２
４）　−ナントゲート （２２）　（２５）−一一オアゲート 特許出願人　富士通株式会社 代理人　弁理士　鈴木栄祐

Claims (1)

【特許請求の範囲】
1. データ列とクロックパルスと該データ列の区切りを示す
   タイミングパルスとの伝送を受け、該クロックパルスに
   制御されて所定のデータ処理を行うデータ処理装置が、
   該クロックパルスに制御された処理動作を一旦中断し、
   データ列の所定位置データに同期して処理を再開すると
   きのデータ処理同期方式において、データ処理装置には
   タイミングパルスでリセットしながら到来クロックパル
   スを常時計数する第１パルス計数器と、到来クロックパ
   ルスを通電は計数し処理動作中ｔ１１時に計数を中断す
   る第２パルス計数器と、該第１・第２パルス計数器出力
   の一致したこととデータ処理装置の再開指令の存在とを
   判断する判定回路を具備し、データ処理装置へのクロッ
   クパルス印加回路を該判定回路の出力により開閉するこ
   とを特徴とするデータ処理同期方式。