JPS60160459A - 直接メモリ・アクセス制御方式 - Google Patents
直接メモリ・アクセス制御方式Info
- Publication number
- JPS60160459A JPS60160459A JP831584A JP831584A JPS60160459A JP S60160459 A JPS60160459 A JP S60160459A JP 831584 A JP831584 A JP 831584A JP 831584 A JP831584 A JP 831584A JP S60160459 A JPS60160459 A JP S60160459A
- Authority
- JP
- Japan
- Prior art keywords
- memory
- data
- adapter
- bus
- dma
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
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Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
- G06F13/28—Handling requests for interconnection or transfer for access to input/output bus using burst mode transfer, e.g. direct memory access DMA, cycle steal
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Bus Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、例えばメモリとメそす制御部との間のデータ
番バス幅が２バイト、内部ノ（スのデータ・バス幅が１
バイトであるようなシステムにおいて１１回のＤＭＡ
（直接メモリ脅アクセス）サイクル中にメモリ制御部と
アダプタとの間で１ノ（イトのデータ転送ｔ−２回行う
ようにしたものでるる。
番バス幅が２バイト、内部ノ（スのデータ・バス幅が１
バイトであるようなシステムにおいて１１回のＤＭＡ
（直接メモリ脅アクセス）サイクル中にメモリ制御部と
アダプタとの間で１ノ（イトのデータ転送ｔ−２回行う
ようにしたものでるる。
メモリとメモリ制御部との間のデータ・バス幅が２バイ
トでるり、内部バスのデータ・バス幅が１バイトでめる
システムにおいては、従来は１回のＤＭＡサイクル中に
メモリ制御部とアダプタとの間で１バイトのデータ転送
が行われていた。データ金メモリに書込む場合、メモリ
制御部は、アダプタから送られて来た１バイト・データ
と１メモリから読出した１バイト・データとをマージし
て２バイトのデータを作成していた。このような従来方
式は、メモ゛りとアダプタ間のデータ転送を効率よく行
い得ないばかりでなく、メモリ制御部の負担が増加する
という欠点がめった。
トでるり、内部バスのデータ・バス幅が１バイトでめる
システムにおいては、従来は１回のＤＭＡサイクル中に
メモリ制御部とアダプタとの間で１バイトのデータ転送
が行われていた。データ金メモリに書込む場合、メモリ
制御部は、アダプタから送られて来た１バイト・データ
と１メモリから読出した１バイト・データとをマージし
て２バイトのデータを作成していた。このような従来方
式は、メモ゛りとアダプタ間のデータ転送を効率よく行
い得ないばかりでなく、メモリ制御部の負担が増加する
という欠点がめった。
本発明は、上記の考察に基づくものでらりて、メモリと
メそす制御部との間のデータ・ノくス幅が、アダプタと
メモリ制御部との間のデータ・／（ス幅よりル倍（ルは
２以上の整数）でるるシステムにおいて、メモリとアダ
プタの間のデータ転送を効率よく行い得ると共にメモリ
制御部の負担を減少できるようになりた直接メモリ・ア
クセス制御方式を提供することを目的としている。
メそす制御部との間のデータ・ノくス幅が、アダプタと
メモリ制御部との間のデータ・／（ス幅よりル倍（ルは
２以上の整数）でるるシステムにおいて、メモリとアダ
プタの間のデータ転送を効率よく行い得ると共にメモリ
制御部の負担を減少できるようになりた直接メモリ・ア
クセス制御方式を提供することを目的としている。
そしてそのため、本発明の直接メモリ・アクセス制御方
式は、内部バスと一メそりと、上記内部バスに接続され
たマイクロプロセッサと１上記内部バスに接続されたア
ダプタと、上記メモリと内部バスとの間に設けられたメ
モリ制御部とを具備し１且つ上記メモリとメモリ制御部
との間のデータ・パス幅が上記内部バスのデータ・／＜
ス幅のル゛倍（たｙしルは２以上の整数）でるるシステ
ムであワで、１回の直接メモリ・アクセス・サイクルで
ル回のデータの受け渡しを上記メモリ制御部とアダプタ
との間で行うことを特徴とするものでるる・ 〔発明の実施例〕 以下、本発明上図面を参照しつつ説明する。
式は、内部バスと一メそりと、上記内部バスに接続され
たマイクロプロセッサと１上記内部バスに接続されたア
ダプタと、上記メモリと内部バスとの間に設けられたメ
モリ制御部とを具備し１且つ上記メモリとメモリ制御部
との間のデータ・パス幅が上記内部バスのデータ・／＜
ス幅のル゛倍（たｙしルは２以上の整数）でるるシステ
ムであワで、１回の直接メモリ・アクセス・サイクルで
ル回のデータの受け渡しを上記メモリ制御部とアダプタ
との間で行うことを特徴とするものでるる・ 〔発明の実施例〕 以下、本発明上図面を参照しつつ説明する。
第１図は本発明が適用されるシステムの１例金示す図、
第２図は本発明の詳細な説明するタイムチャート、第３
図は第１図のメモリ制御部およびアダプタの要部の１実
施例のブロック図である。
第２図は本発明の詳細な説明するタイムチャート、第３
図は第１図のメモリ制御部およびアダプタの要部の１実
施例のブロック図である。
第１図および第３図において、１はマイクロプロセッサ
、２はバス制御部、３はメモリ、４はメモリ制御部、５
−１と５−２はアダプタ％６はライト拳バッファ・レジ
スタ、７はリード・ノ（ツファ・レジスタ、８ないし１
０はマルチプレクサ１１１はライト・データ・レジスタ
、１２はリード・データ・レジスタ、１３ないし１５は
ドライ／（隻１６ないし１８はレシーバ全それぞれ示し
ている。
、２はバス制御部、３はメモリ、４はメモリ制御部、５
−１と５−２はアダプタ％６はライト拳バッファ・レジ
スタ、７はリード・ノ（ツファ・レジスタ、８ないし１
０はマルチプレクサ１１１はライト・データ・レジスタ
、１２はリード・データ・レジスタ、１３ないし１５は
ドライ／（隻１６ないし１８はレシーバ全それぞれ示し
ている。
第１図において、内部バスのデータ・／＜ス幅ｔ１とす
ると、メそす３とメモリ制御部４０間のデータ０８７幅
はルでるる。マイクロプロセッサ１、メモリ制御部４お
よびアダプタ５−１．５−２は内部バスに接続されてい
る。アダプタ５１．５−２の下にはフロッピィ・ディス
ク装置やミニディスク装置等の入出力装置が接続されて
いる。バス制御部２は、アダプタ５− ｉからＤＭＡ転
送要求信号が送られて来ると、ＤＭＡ要求？マイクロプ
ロセッサｌに送り、マイクロプロセッサ１かも許可信号
が返って来ると最も優先順位の高いＤＭＡ要求発行元の
アダプタ５− ｉに対してＤＭＡ許可信号を送る。また
、バス制御部２は、アダプタ５− ｉから送られて来た
データ転送方向信号をメモリ制御部４に送る。
ると、メそす３とメモリ制御部４０間のデータ０８７幅
はルでるる。マイクロプロセッサ１、メモリ制御部４お
よびアダプタ５−１．５−２は内部バスに接続されてい
る。アダプタ５１．５−２の下にはフロッピィ・ディス
ク装置やミニディスク装置等の入出力装置が接続されて
いる。バス制御部２は、アダプタ５− ｉからＤＭＡ転
送要求信号が送られて来ると、ＤＭＡ要求？マイクロプ
ロセッサｌに送り、マイクロプロセッサ１かも許可信号
が返って来ると最も優先順位の高いＤＭＡ要求発行元の
アダプタ５− ｉに対してＤＭＡ許可信号を送る。また
、バス制御部２は、アダプタ５− ｉから送られて来た
データ転送方向信号をメモリ制御部４に送る。
第３図はメモリ制御部およびアダプタの構成を示すもの
でるる。なお、第３図では、メモリ３とメモリ制御部４
の間のデータ・パス幅が２バイト、内部バスのデータ・
パス幅が１バイトでるると仮定している。メモリ制御部
４は、ライト・バッファーレジスタ６、リード・バッフ
ァ・レジスタ７、マルチプレクサ８、ドライバ１３及び
レシーバ１８などを有している。アダプタ５−１は、マ
ルチプレクサ９と１０、ライト・データ・レジスタ１１
、リード・データ・レジスタ１２． ドライバ１４と１
５及びレシーバ１６と１７などを有している。
でるる。なお、第３図では、メモリ３とメモリ制御部４
の間のデータ・パス幅が２バイト、内部バスのデータ・
パス幅が１バイトでるると仮定している。メモリ制御部
４は、ライト・バッファーレジスタ６、リード・バッフ
ァ・レジスタ７、マルチプレクサ８、ドライバ１３及び
レシーバ１８などを有している。アダプタ５−１は、マ
ルチプレクサ９と１０、ライト・データ・レジスタ１１
、リード・データ・レジスタ１２． ドライバ１４と１
５及びレシーバ１６と１７などを有している。
次に第２図を参照して本発明の詳細な説明する・なお１
説明？簡単にするため内部バスのデータ・パス幅は１バ
イト、メそす３とメモリ制御部４の間のパス幅は２バイ
トと仮定する。アダプタ５−７は入出力装置からのデー
タ全リード・データ・レジスタ１２にセットしていく。
説明？簡単にするため内部バスのデータ・パス幅は１バ
イト、メそす３とメモリ制御部４の間のパス幅は２バイ
トと仮定する。アダプタ５−７は入出力装置からのデー
タ全リード・データ・レジスタ１２にセットしていく。
リード・データ・レジスタ１２がｐｕｌｌになると、ア
ダプタ５− ｉにＤＭＡ転送要求信号全バス制御部２に
送出し、ＤＭＡ許可信号を待つ。バス制御部２は、ＤＭ
Ａ転送要求信号を受取ると、ＤＭＡ要求をマイクロプロ
セッサ１に送り、許可信号が返って（ると１最も優先順
位の高い要求発行元アダプタに対してＤＭＡ許可信号を
返す。アダプタ５−ｉｎ、ＤＭＡ許可信号が返って来る
と、ライト信号をバス制御部２を介してメそす制御部４
に送り、アドレスを内部バスのアドレスψバスに送出し
、リード−データ・レジスタ１２の先頭バイト（パイ）
＄１）のデータ全内部バスのデータ・バスに送出する。
ダプタ５− ｉにＤＭＡ転送要求信号全バス制御部２に
送出し、ＤＭＡ許可信号を待つ。バス制御部２は、ＤＭ
Ａ転送要求信号を受取ると、ＤＭＡ要求をマイクロプロ
セッサ１に送り、許可信号が返って（ると１最も優先順
位の高い要求発行元アダプタに対してＤＭＡ許可信号を
返す。アダプタ５−ｉｎ、ＤＭＡ許可信号が返って来る
と、ライト信号をバス制御部２を介してメそす制御部４
に送り、アドレスを内部バスのアドレスψバスに送出し
、リード−データ・レジスタ１２の先頭バイト（パイ）
＄１）のデータ全内部バスのデータ・バスに送出する。
メモリ制御部４は、送られて来たアドレスをアドレス・
レジスタにセットし、送られて来たバイト＃１のデータ
金ライト９データ・レジスタ６のバイト＃１（先頭バイ
ト）にセットする。アダプタ５− ｉは、次のタイミン
グでリード・データ・レジスタ１２のバイト＃２のデー
タ全内部バスのデータ・バスに送出し、メモリ制御部４
はバイト＃２のデータ全ライト・バッファ・レジスタ６
０バイト＃２にセットする。メそす制御部４は、ライト
・バッファ・レジスタ６に２バイトのデータがセットさ
れると、このデータをアドレス・レジスタで指定された
メモリ３の番地に書込む。これらの動作は、全てｌＤＭ
Ａサイクル中に行われる。
レジスタにセットし、送られて来たバイト＃１のデータ
金ライト９データ・レジスタ６のバイト＃１（先頭バイ
ト）にセットする。アダプタ５− ｉは、次のタイミン
グでリード・データ・レジスタ１２のバイト＃２のデー
タ全内部バスのデータ・バスに送出し、メモリ制御部４
はバイト＃２のデータ全ライト・バッファ・レジスタ６
０バイト＃２にセットする。メそす制御部４は、ライト
・バッファ・レジスタ６に２バイトのデータがセットさ
れると、このデータをアドレス・レジスタで指定された
メモリ３の番地に書込む。これらの動作は、全てｌＤＭ
Ａサイクル中に行われる。
次にメモリ・リードについて説明する。入出力装置から
のデータ転送要求信号がらると、アダプタ５−５−１ｉ
ｔＤ転送要求信号全バス制御部２に送る。バス制御部２
からＤＭＡ許可信号が返って来ると、リード信号をバス
制御部２全介してメモリ制御部４に送り、これと同時に
アドレスを内部バスのアドレス・バスに送出する。メモ
リ制御部４は、送られて来たアドレス全アドレス・レジ
スタにセットし、アドレス自レジスタで指定されるメモ
リ３の番地の２バイト・データを読出し、これｔリード
−バッファ・レジスタ７にセットし１この２バイト・デ
ータを所定のタイミングで１バイトずつ内部バスのデー
タ・バスに送出する。アダプタ５−ｉ＊、内部バスのデ
ータ・バス上のデータを所定のタイミングでライト・デ
ータ・レジスタ１１にセットし、そのデータ全入出力装
置に送る。これらの動作は、全てｌＤＭＡサイクル中に
行われる。
のデータ転送要求信号がらると、アダプタ５−５−１ｉ
ｔＤ転送要求信号全バス制御部２に送る。バス制御部２
からＤＭＡ許可信号が返って来ると、リード信号をバス
制御部２全介してメモリ制御部４に送り、これと同時に
アドレスを内部バスのアドレス・バスに送出する。メモ
リ制御部４は、送られて来たアドレス全アドレス・レジ
スタにセットし、アドレス自レジスタで指定されるメモ
リ３の番地の２バイト・データを読出し、これｔリード
−バッファ・レジスタ７にセットし１この２バイト・デ
ータを所定のタイミングで１バイトずつ内部バスのデー
タ・バスに送出する。アダプタ５−ｉ＊、内部バスのデ
ータ・バス上のデータを所定のタイミングでライト・デ
ータ・レジスタ１１にセットし、そのデータ全入出力装
置に送る。これらの動作は、全てｌＤＭＡサイクル中に
行われる。
以上の説明から明らかなように、本発明によれば、メモ
リとアダプタ間のデータ転送全効率よ（行い得るばかり
でなく、従来方式のようにマージ処理を行う必要がない
のでメモリ制御部の負担金小さくすることが出来る。
リとアダプタ間のデータ転送全効率よ（行い得るばかり
でなく、従来方式のようにマージ処理を行う必要がない
のでメモリ制御部の負担金小さくすることが出来る。
第１図は本発明が適用されるシステムの１例を示す図、
第２図は本発明の詳細な説明する図、第３図は第１図の
メモリ制御部およびアダプタの要部の１実施例のブロッ
ク図でおる。 １・・・マイクロブ四セッサ、２・・・バス制御、ａ・
・・メモリ、４・・・メモリ制御部、５−１と５−２・
・・アダプタ、６・・・ライト・バッファ・レジスタ、
７・・・リード・バッファ・レジスタ、８ないし１０−
・・マルチプレクサ、１１・・・ライト・データ・レジ
スタ、１２・・・リード・データ・レジスタ、１３ない
し１５・・・ドライバ、１６ないし１８・・・レシーバ
。 特許出願人 富士通株式会社 代理人弁理士 京 谷 四 部 ブ１閏 −ｆＺ凹
第２図は本発明の詳細な説明する図、第３図は第１図の
メモリ制御部およびアダプタの要部の１実施例のブロッ
ク図でおる。 １・・・マイクロブ四セッサ、２・・・バス制御、ａ・
・・メモリ、４・・・メモリ制御部、５−１と５−２・
・・アダプタ、６・・・ライト・バッファ・レジスタ、
７・・・リード・バッファ・レジスタ、８ないし１０−
・・マルチプレクサ、１１・・・ライト・データ・レジ
スタ、１２・・・リード・データ・レジスタ、１３ない
し１５・・・ドライバ、１６ないし１８・・・レシーバ
。 特許出願人 富士通株式会社 代理人弁理士 京 谷 四 部 ブ１閏 −ｆＺ凹
Claims (1)
- 内部バスと、メモすと、上記内部バスに接続されたマイ
クロプロセッサと亀上記内部パスに接続されたアダプタ
と、上記メモリと内部バスとの間に設けられたメモリ制
御部とを具備し、且つ上記メモリとメモリ制御部との間
のデータ・バス幅が上記内部バスのデータ・バス幅のル
倍（た父し路は２以上の整数）でらるシステムであ゛っ
て、１回の直接メモリ・アクセス・サイクルでか回のデ
ータの受け渡し？上記メモリ制御部とアダプタとの間で
行うことを特徴とする直接メモリ・アクセス制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP831584A JPS60160459A (ja) | 1984-01-20 | 1984-01-20 | 直接メモリ・アクセス制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP831584A JPS60160459A (ja) | 1984-01-20 | 1984-01-20 | 直接メモリ・アクセス制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60160459A true JPS60160459A (ja) | 1985-08-22 |
| JPH0131225B2 JPH0131225B2 (ja) | 1989-06-23 |
Family
ID=11689718
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP831584A Granted JPS60160459A (ja) | 1984-01-20 | 1984-01-20 | 直接メモリ・アクセス制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60160459A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63120242A (ja) * | 1986-11-07 | 1988-05-24 | Nec Corp | 粘性測定装置 |
| JPH0651932U (ja) * | 1992-12-18 | 1994-07-15 | ミツミ電機株式会社 | インタフェース回路 |
| US7213084B2 (en) | 2003-10-10 | 2007-05-01 | International Business Machines Corporation | System and method for allocating memory allocation bandwidth by assigning fixed priority of access to DMA machines and programmable priority to processing unit |
-
1984
- 1984-01-20 JP JP831584A patent/JPS60160459A/ja active Granted
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63120242A (ja) * | 1986-11-07 | 1988-05-24 | Nec Corp | 粘性測定装置 |
| JPH0651932U (ja) * | 1992-12-18 | 1994-07-15 | ミツミ電機株式会社 | インタフェース回路 |
| US7213084B2 (en) | 2003-10-10 | 2007-05-01 | International Business Machines Corporation | System and method for allocating memory allocation bandwidth by assigning fixed priority of access to DMA machines and programmable priority to processing unit |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0131225B2 (ja) | 1989-06-23 |
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