JPS60166048U - 乗算回路 - Google Patents

乗算回路

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Publication number
JPS60166048U
JPS60166048U JP5396484U JP5396484U JPS60166048U JP S60166048 U JPS60166048 U JP S60166048U JP 5396484 U JP5396484 U JP 5396484U JP 5396484 U JP5396484 U JP 5396484U JP S60166048 U JPS60166048 U JP S60166048U
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JP
Japan
Prior art keywords
multiplication circuit
adder
circuit
half adder
signal
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Pending
Application number
JP5396484U
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English (en)
Inventor
直樹 稲垣
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Casio Computer Co Ltd
Original Assignee
Casio Computer Co Ltd
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Filing date
Publication date
Application filed by Casio Computer Co Ltd filed Critical Casio Computer Co Ltd
Priority to JP5396484U priority Critical patent/JPS60166048U/ja
Publication of JPS60166048U publication Critical patent/JPS60166048U/ja
Pending legal-status Critical Current

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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【図面の簡単な説明】
図面は本考案の実施例を示すもので、第１図はキャリー
セーブ法に実施した場合の回路構成例を示す図、第２図
及び第３図は第１図において使用されるアダー回路の構
成を示す図、第４図は本箸案を並列パイプライン方式に
実施した場合の回路構成例を示す図、第５図は本考案を
アレイ方式に実施した場合の回路構成例を示す図、第６
図ａ〜ｄは第５図において使用される単位回路の構成を
示す図である。 １１・・・イクスクルーシブノア回路、１２・・・オア
回路、１３〜１６・・・ナンド回路、２１〜２４・・・
アンド回路、ＨＡ・・・ハーフアダー、ＦＡ・・・フル
アダー、ＨＣ・・・アダー回路、Ａ〜Ｄ・・・単位回路
。 ゛−゛−−−第２図 −１、Ｌ−一一−−−τ−一一下−１ 笛３図

Claims (1)

    【実用新案登録請求の範囲】
  1. アルアダーとハーフアダーの組合わせによる部分積の加
    算を行なう並列演算方式によく乗算回路において、丸め
    処理ヒ＝ツ斗位置におけるハーフアダーを複数入力信号
    のうち１ビツトでも“１゛信号が入力された際にキャリ
    ー信号を上位ビットに出力するように構成したことを特
    徴とする乗算回路。
JP5396484U 1984-04-12 1984-04-12 乗算回路 Pending JPS60166048U (ja)

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JP5396484U JPS60166048U (ja) 1984-04-12 1984-04-12 乗算回路

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JP5396484U JPS60166048U (ja) 1984-04-12 1984-04-12 乗算回路

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JPS60166048U true JPS60166048U (ja) 1985-11-05

Family

ID=30575303

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JP5396484U Pending JPS60166048U (ja) 1984-04-12 1984-04-12 乗算回路

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