JPS60167525A - クロック発生回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明は、集積回路用の内部クロック信号を発生させる
回路に関する。

〔発明の背景〕 近年、集積回路の高速化が進み、集積回路の動（３） 作の基となるクロック信号も年々、高周波数化してきて
おり、今後とも一層高速化が進展する状況にある。デジ
タル集積回路の代表としてよく知られているマイクロプ
ロセッサにおいては、その動作速度は年率１．３〜１．
４倍程度で伸びてきており、この伸び率は多少鈍るにし
ても今後ともこの傾向は続くと考えられる。現在、高速
のマイクロプロセッサとして知られているものは、外部
から１２ＭＨｚのクロック信号を供給しており、上述し
た年率で動作速度が向」ニすれば、必要とされるクロッ
ク周波数は、５年後には４４ＭＨｚ〜６４ＭＨ，と非常
に高い周波数となってしまう。つまり、今後更に集積回
路の高速化を図るためには、上述したように非常に高い
周波数のクロック信号を作り出す必要があるが、こうい
った高周波信号を従来のように水晶振動子を用いて内部
の発振回路で発生させる場合には、外部ピンの大きな浮
遊容量等を高速に駆動する能力を有する発振回路を構成
しなければならない困難が伴う。同様に外部の回路で発
生させたクロック信号を集積回路に供（４） 給する場合には、外部ピンの容量と布線の浮遊容量を高
速に駆動しなければならない。とくに、集積回路を多数
使用するような用途においては、低コストのシステムと
するためにクロック発生回路を１つにして各集積回路へ
クロック信号を供給することが望ましいし、各集積回路
を同期して動作させる場合には、クロック発生回路は１
つに限定される。このように、１つのクロック発生回路
から多数の集積回路へクロック信号を供給する場合には
、各集積回路の外部ピンの浮遊容量と布線の浮遊容量が
非常に大きなものとなり、高周波のクロック信号を安定
して供給するのが困難となる。

〔発明の目的〕

本発明の目的は、上述の問題点を解決するために集積回
路に加える外部クロック信号を低周波のままで、この信
号に同期した高周波の内部のクロック信号を発生させる
ことのできる回路を提供するものである。

また、外部から供給されるクロック信号の周波数は常に
一定とは限らず、用途によって種々の周（５） 波数が加えられる可能性があり、本発明ではこういった
場合にも適応可能な回路を提供するものである。

〔発明の概要〕

本発明は、集積回路の内部クロック回路にフェーズ・ロ
ック・ループ回路（以下ＰＬＬ回路と略称する。）を有
することにより、外部から供給されるクロック信号に同
期した高周波の内部クロック信号を発生させることを可
能とするものである。

また、種々の周波数の外部クロック信号に応じて、ＰＬ
Ｌ回路内部のフィルタの特定数を可変にすることにより
、広範な外部クロック周波数での動作を可能とするもの
である。

〔発明の実施例〕 以下、本発明を実施例に従って説明する。

第１図（ａ）は、周波数倍周回路Ａ（１２）を内部に有
する集積回路１１の構成を示した図である。第１図（ｂ
）は、第１図（ａ）における信号の波形を示した概念図
である。第１図（ａ）において、集積回路１１は、周波
数倍周回路１２とこ（６） の倍周回路によって得られた内部クロック信号Ｓによっ
て動作する回路１４を有している。上記倍周回路Ａには
、外部より基準クロック信号Ｒ（周波数ｆＲ）が加えら
れるか、あるいは、集積回路１１内に有する発振回路Ｏ
８Ｃ（１３）によって得られた基準クロック信号Ｒ（周
波数ｆＲ）が加えられる。倍周回路Ａは、これらの信号
を受けて、これらの信号に同期した高周波（周波数ｎｆ
Ｈ：ｎは整数）の信号Ｓを発生させる。また倍周回路Ａ
の入力、Ｎは倍周数ｎを設定するための外部入力である
。本方式の回路を用いれば、内部回路Ｂで必要となる内
部クロック信号の周波数が高い場合でも集積回路の外部
ビンに加えられる信号の周波数を低くすることが可能と
なり、今後の集積回路の動作速度の向上に対しても容易
に適応できる利点を有する。

第２図の実施例は、第１図に示した倍周回路Ａを実現す
るための回路方式を示している。本回路方式はＰ　Ｌ　
Ｌ回路としてよく知られた回路構成である。第２図にお
いて、２１は分周回路（ＣＮＴＲ１）（７） ２２は位相比較回路（ＰＣ）、２２はチャージポンプ回
Ｍ　（ＣＰ）　、２４はローパスフィルタ（ＬＰＦ）、
２５は電圧制御発振回路（ＶＣＯ）、２６は全周回Ｍ（
ＣＮＴＲ２）である。分周回路に入力されている信号Ｍ
、Ｎはそれぞれ分局数設定のための信号である。また分
周回路ＣＮＴＲ１は用途に応じて段数を設定するが、不
要な場合もある。

本実施例の回路において、安定状態では、外部からの基
準クロック信号Ｒ（周波数ｆＲ）の１／Ｍの周波数の信
号ＲＭとｖＣＯの出力信号Ｓ（周波数＋ｅ）の１／Ｎの
周波数の信号ＳＮが等しく、位相も同期している。した
がって、 ｆ８＝−−ｆＲ という周波数のｖＣＯ出力出力信号待られる。ここで、
Ｎ／Ｍ＞１という関係を満足するようなＭ。

Ｎの値を設定すれば、ｖＣＯの出力信号の周波数を基準
クロック信号の周波数より高くすることができる。同様
に分周回路ＣＮＴＲ２の途中から取り出す信号Ｓ’　（
周波数ｆｓ／Ｎ’）も基準クロック（８） 信号より周波数を高くすることができる。これらの信号
ｓ、ｓ’　を内部クロック信号として用いることにより
、第１図で示した倍周回路を実現することが可能どなる
。

倍周回路として、本実施例のＰ　Ｌ　Ｌ回路を用いた場
合の特徴について次子に述べる。

まず第１に、外部からの基準クロック信号と内部クロッ
ク信号の周波数比例を設定する上での自由度が大きいこ
とである。このことは、集積回路の内部クロックの高周
波化に対して、外部からの基準クロック周波数を変えず
に、分周回路ＣＮ１″Ｒ２の分周数Ｎの設定変更だけで
対処することが可能になることを意味している。

第２の点は、ｐｒ−Ｌ回路を用いた場合は、外部からの
基準クロック（ａ号と内部クロック信号の位相の同期を
容易にとれることである。倍周回路として、Ｐ　Ｌ　ｉ
、回路以外の回路も可能であるが、位相の同期をとるこ
とは容易ではない。

以上、倍周回路どして第２図に示す実施例を用いた場合
の特徴を述べてきたが、問題点も有して（９） いる。それは、基準クロック信号の周波数が決まれば、
ＬＰＦの時定数を決定できるが、この基準クロック信号
として、広範な周波数を用いて動作させたいというよう
な用途の場合には、Ｌ　Ｐ　Ｆの時定数を一義的に決定
することができないことである。つまり、Ｌ　Ｐ　Ｆの
時定数は、ｐ　ｒ−ｔ、回路全体のダンピングファクタ
やロック・アップタイム等を決める要素となっているた
め、位相比較回路に入る周波数に応じて最適な値を選ぶ
必要がある。

このため、基準クロックの信号を周波数を広範に変えて
用いる場合は、Ｌ　Ｐ　Ｆの時定数もそれに応じて変え
る必要がある。基準クロック信号の周波数を広範に設定
したいという要求は、集積回路を製造する立場から言え
ば、集積回路のテスト時に速度を落して機能チェックを
行う場合が多々ある。

また、集積回路を使う立場から言えば、同じく集積回路
中のマイクロ・プログラム等のソフトウェアチェックの
ために速度を落してテストする場合も多い。さらに、シ
ステムの都合上、任意の周波数の基準クロック信号を発
生できず、低周波の基（１０） 準クロック信号で使用する場合もよくある。

第２図で示した実施例の場合でも、こういった種々の用
途に対して部分的には適応可能である。

まず、第１の基準グロック信号の分周回路ＣＮＴＲ１の
分周段数を多くしておき、広範な基準クロック信号に対
して分局数Ｍの設定を変えることにより、位相比較回路
ＰＣに入る周波数を一定に保つ方法がある。しかしなが
ら、この場合は、位相比較回路の入力信号周波数はあら
かじめ低い周波数に設定しておかなければならないので
、ＬＰＦの時定数を大きな値に設定しておかなければな
らない。集積回路においては、よく知られているように
大きな時定数を得ることは、素子面積の増大をきたし、
困難を伴う。さらに基準クロック信号の分周回路の段数
を増加させることも回路面積の増大をきたし、好ましく
ない。

また、別の方法として、ＬＰＦの時定数を決める素子を
外付けとして、使用周波数に応じてその素子を交換する
か、あるいはＬＰｌ’４−電圧（電流）制御可変時定数
回路を用いて外部から時定数を設（１１） 定させることも可能である。しかしながら、この場合は
素子を外付けするため、あるいは制御端子用に外部ピン
を用意しておかなければならないので集積回路のピン数
が増加してしまう。

このように、以上の方法では、使用周波数毎に設定を変
えなければいけないという制約がつきまとう。

第３図は、上述の問題点も解決できる回路方式を示した
実施例である。第３図において、３１は分周回路（ＣＮ
ＴＲＩ）　、３２は位相比較回路（ｐｃ）、３３はチャ
ージポンプ回路（ＣＰ）、３４はローパスフィルタ（Ｌ
ＰＦ）、３５は電圧制御発振回路（ＶＣＯ）、３６は分
周回路（ＣＮＴＲ２）　、　３７は周波数−電圧変換回
路（ＦＶＣ）である。本回路方式において３１〜３６は
第２図で示した実施例と同一の回路ブロックである。

本実施例では、第２図の実施例で述べた問題点を解決す
るために、周波数−電圧変換回路を有し、ＬＰＦを電圧
（電流）制御可変時定数回路で構成する。本実施例の動
作は、基準クロック信号を周（１２） 波数−電圧変換回路に入力し、周波数を電圧に変換した
信号電圧Ｖｃを得て、これをＬＰＦの電圧制御入力に加
える。これにより、基準クロック信号の周波数に応じて
ＬＰＦの時定数を最適な値に自動的に制御することが可
能になる。

以上の本実施例の特徴について以下に述べる。

本実施例は、第２図で示した実施例の構成要件を全て有
しているので、第２図の実施例で述べた特徴はそのまま
本実施例の特徴となる。さらに、第２図の実施例で述べ
た問題点を解決でき、外付は部品が不要になる。基準ク
ロック信号の分局数を設定するための外部ピン、あるい
はＬ　Ｐ　Ｆの時定数を制御するための外部ピンも不要
になる。種々の基準クロック信号に対して全自動で適応
可能になる、など大きな利点を有している。以上の事に
より、本実施例の回路方式を用いれば、集積回路のテス
ト時に動作速度を落して機能チェックを行うような用途
、集積回路中のマイクロ・プログラム等のリフトウェア
チェック時に速度を落して使用するような用途、あるい
はシステムの都合によ（１３） す、高周波の基準信号が得られないような用途、などに
対しても容易に適用可能となる利点を有している。

第４図（ａ）は、第２図、第３図で示した実施例におけ
る７００回路を実現する具体回路の実施例を示した図で
ある。第４図（ｂ）は、従来のＣＭＯＳインバータによ
るリングオツシレータの例である。

第４図（ａ）において、４１はＬＰＦからの出力電圧を
受けて電流に変換する電圧・電流変換回路、Ｑ４１　＊
　Ｑ４２　ｅ　Ｑ４３はカレントミラー回路を構成して
いる。Ｑ４４１Ｑ４゜はこのカレントミラー回路からの
電位を受けて、Ｑ４５゜Ｑ４ｇで構成されるＣＭＯＳイ
ンバータに流れる充放電電流を制御するためのトランジ
スタである。発振回路部は、Ｑ４Ｉ５ｙ　Ｑａ　ｓのイ
ンバータとＱ４４　ｖ　Ｑ４　？のトランジスタが対に
なった回路を奇数段接続したリングオツシレータで構成
している。出力信号Ｓ（周波数ｆｓ）は４２の出力バッ
ファを介して取り出す。

（１４） 本実施例の７００回路は、入力電圧を電圧・電流回路で
受けて電流に変換し、この電流に比例した電流でインバ
ータによるリングオツシレータ回路の発振周波数を制御
している。以下、本実施例の発振回路部の動作を従来例
と対比させて説明する。

第４図（ｂ）は、ＣＭＯＳインバータによるリングオシ
シレータを用いた従来のＶ　Ｃ；　０回路である。

第４１ＭＩ　（ｂ）において、インバータ１段当りの遅
延時間τは τ＝ＣＶ／Ｉ。

となる。ここで、Ｃはインバータの出力端での容量値、
■は制御電圧でインバータの電源電圧を与えている。■
。は、１−ランジスタのオン時のドレイン電流である。

このＩ。はゲート電圧の２乗に比例し、ゲート電圧はＣ
ＭＯ５では接地電位から電源電圧Ｖまで振れるので、１
．は結局、電源電圧Ｖの２乗に比例する。したがって、
遅延時間では。

τＯａＣ／■ となる。このインバータをｎ段（奇数）接続した（１５
） リングオツシレータでは、その発振周波数ｆ８は、とな
る。このように、第４図（ｂ）の回路では制御電圧■を
変えることによって発振周波数ｆ、をＶに比例させて変
化させることができる。

しかしながら、第４図（ｂ）に示したような従来例では
、制御電圧Ｖの変化はそのままリングオツシレータ回路
の論理振幅の変化となってしまい、リングオツシレータ
回路から出力を取り出して他の回路を駆動することが困
難となる。

これに対して、第４図（、）に示した本発明の実施例の
回路は、発振周波数を変えても論理振幅が変化すること
なく、最大論理振幅が得られるのが特徴である。

本実施例の発振回路部のインバータは、電源側と接地側
に電流制御用のトランジスタを有しているので、出力端
容量の充放電はこの電流値■。で決まる。本実施例回路
のインバータ１段当りの遅延時間τは、 （１６） Ｖｃｃ ■。

となる。ここで、Ｖｃｃは電源電圧である。したがって
、このインバータをｎ段（奇数）接続したリングオツシ
レータの発振周波数ｆ８は、となる。このように、本実
施例の回路は、制御電流■。に比例させて発振周波数ｆ
８を変化させることができる。また本発実施例の回路で
は、インバータの電源電圧を変化させないので、論理振
幅は一定で、接地電位から電源電圧ｖＣＣまでの最大振
幅が常に得られる。

以上述べた他にも第２図、第３ＶＡのＶＣＯｕ路として
、のこぎり波発振回路やエミッタ結合発振回路（ＭＯＳ
の場合はソース結合発振回路）、ＩＴＬ回路による各種
の発振回路等を用いることができるのは言うまでもない
。

次に、第２図、第３図で示した実施例におけるＬＰＦを
実現する具体回路の実施例を第５図に示（１７） す。第５図は従来から良く知られている受動素子（抵抗
Ｒと容量Ｃ）によるＬＰＦの例である。集積回路におい
て、このような受動素子を用いたＬＰＦを実現すること
は勿論可能であるので、第２図、第３図に示した実施例
のＬＰＦとして用いることができる。

しかしながら、集積回路において時定数の大きなＬＰＦ
を実現しようとする場合、その素子値、素子面積が大き
くなり、実現が難しい。また、第２図、第３図で示した
ように制御電圧ＶＣによってＬＰＦの時定数を可変とし
なければならない用途には用いることができない。

第６図（ａ）に示す回路は、こういった従来回路の問題
点を解決し、可変時定数のＬＰＦの構成を可能とする電
圧制御可変抵抗回路の実施例である。

第６図（ａ）において、可変抵抗はトランジスタＱｓｔ
とＱａ２の直列回路で構成され、抵抗値を制御するため
の回路はＱａ　ｉ　ｙ　Ｑｓ　２と逆極性のトランジス
タＱｘと電圧制御定電流源ＩＸで構（１８） 成されている。Ｖｃは電圧制御定電流源■つを制御する
ための入力電圧である。

以下に本実施例の動作を説明する。

まず、第６図（ａ）の回路においてＡ点の電位ＶＡがＢ
点ＶＢより高いとする。

入力電圧ｖｃが与えられて、制御電流■工が決まるとト
ランジスタＱｘに電流が流れ、Ｑｘのソース・ゲート間
の電圧Ｖｘが決まる。トランジスタＱｘのソースおよび
ゲートは、トランジスタＱ６　ｓ　ｔ　Ｑｓ□のゲート
およびＱｓｔのドレイン（Ｑｅ２のソース）にそれぞれ
接続されている。

このため、トランジスタＱｓｉのドレイン・ゲート間電
圧およびＱｅ２のゲート・ソース間電圧が電圧■つに固
定されることになる。

したがって、トランジスタＱｓｚはゲート電圧がドレイ
ン電圧より常に電圧Ｖｘだけ高いＭＯＳダイオードとし
て動作する。トランジスタＱ６２はゲート・ソース間の
電圧がＶｘに固定されるのでこの電圧で制限される電流
が流れる定電流源に近い動作をする。この結果、トラン
ジスタＱｓｔ（１９） のドレイン・ソース間のインピーダンスは低く、Ｑｅ２
のそれは高くなり、Ｑｅ　ｓ　ｔ　Ｑｅ　２を流れる電
流■はトランジスタＱ６２のドレイン・ソース間電流で
決められる。結局、本回路におけるＡ点からＢ点への電
流は、電圧Ｖｘによって可変とすることができるように
なる。電圧Ｖｘは、電流■つで制御され、ＩＸは制御電
圧Ｖｃによって制御することができる。

以上の説明からもわかるように本実施例の回路において
は、各トランジスタの特性を揃えることにより、制御電
流■つとＱｓ　ｉ　ｗ　Ｑｓ　２に流れる電流Ｉを比例
して制御することが可能である。

しかも、本実施例の回路はトランジスタを用いて抵抗を
構成しているので、そのバイアス電圧を変えることによ
り、小さな素子面積でも大きな抵抗値を容易に実現でき
る利点がある。

以上の説明においては、Ａ点の電位Ｖ＾がＢ点より高い
としたが、Ｂ点の電位ＶＢがＡ点よりも高い場合も、ト
ランジスタＱ６ｉ　ｒ　Ｑｅ　２の接続が対称になって
いるので、Ｂ点からＡ点へ同様の（２０） 電流が流れる。結局、本実施例の回路は、第６図（ｂ）
に示すような電流電圧特性を示す。第６図（ｂ）におい
て、縦軸ＩはトランジスタＱ６１゜Ｑｅ２に流れる電流
（Ａ点からＢ点へ流れる電流の向きを正とする。）、横
軸はＡ点とＢ点の電位Ｖ＾ｔ　ＶＢの差Ｖである。また
、第６図（ｂ）には制御電圧Ｖｃを変えたときの３つの
ケースについての特性を示しである。

本実施例で示した電圧制御可変抵抗回路は、受動素子の
抵抗と同じように、抵抗として用いる両端子間電圧が正
負のどちらの値でも対称の特性を示すので種々の回路へ
の応用が可能である。

以上の実施例では説明の都合上トランジスタの極性を限
定したが、各トランジスタの極性を反転させて構成した
場合も本発明に含まれることは言うまでもない。

第６図（ｅ）は、第６図（ａ）の本実施例の回路を用い
てＬＰＦを構成した例である。第６図（ｅ）と第５図を
対比させてみるとわかるように、本実施例では、第５図
の抵抗Ｒの代りにトランジ（２１） スタＱ１＝０２を用いてＬＰＦを構成している。

この他にも、本実施例で示した電圧制御可変抵抗を従来
の受動素子である抵抗の代りに置き換えることが可能で
ある。

第７図（ａ）は、従来の遅れ進みＬＰＦを受動素子で構
成した例であり、（ｂ）は（ａ）の回路の抵抗Ｒ，，Ｒ
２の代りに本実施例の電圧制御可変抵抗回路を用いた実
施例を示している。

第７図において、Ｑ？　ｔ　ｔ　Ｑ？　２が抵抗Ｒ１と
して、Ｑｖ　３　ｙ　Ｑ？　ａが抵抗Ｒ２として動作す
る。

それぞれの抵抗値は、ＩＸ１＊ＩＸ２の電流によって制
御することが可能である。また、ＬＰＳに限らず、バイ
パスフィルタ（ＨＰＦ’）に用いることができるのは容
易に頬摺できる。

さらに、増幅器を利用した応用等では、増幅器の利得を
電子的に制御したいことがしばしばある。

この種の電子的利得制御は、増幅器の信号処理能力ある
いはダイナミックレンジを改善するのに特に有用であり
、増幅器利得を自動利得制御（Ａ　Ｇ　Ｃ）ループで制
御することが多い。こうい（２２） つた場合にも本実施例の電圧制御可変抵抗回路は最適で
ある。

なお、第２図、第３図で示した実施例のＬＰＦにおける
電圧制御可変抵抗回路として、他の回路を用いてもよい
ことは言うまでもない。

次に、第３図で示した実施例における周波数電圧変換回
路（ＦＶＣ）を実現する具体回路の実施例を第８図に示
す。

第８図（ａ）の回路は、大きく分けて、（１）基準クロ
ック信号を分周し、電荷積分を行なう回路を制御するた
めの信号を得る回路ブロック（８１〜８９）、（２）上
記信号を受けて、一定期間電荷積分を行なう回路（９０
〜９２．ｃ、）、（３）電荷積分の結果、得られた電圧
をサンプル・ホールドする回路（９３，Ｃ２）、（４）
サンプル・ホールドされた電圧（あるいは電圧を電流に
変換）を出力するためのバッファ回路（９４）から構成
される。

第８図（ａ）において、８１は基準クロックを分周する
回路、８２．８５は電荷積分の開始信号（２３） を分局信号から合成する論理回路、８３．８６は電荷積
分の終了信号を分局信号から合成する論理回路、８４．
８７は電荷積分の結果の電圧を取り込むのに必要なサン
プルホールド信号を分局信号から合成する論理回路であ
る。８８．８９は電荷積分開始信号と終了信号を受けて
積分回路のゲートの開閉を行うためのフリップフロップ
回路、９０は電荷積分の時間に対する電圧上昇の傾斜を
決定するための定電流回路、９１．９２は電荷積分期間
中休止期間中の電流通路の開閉を行うゲート、Ｃ１は電
荷を蓄積するための容量である。

９３、Ｃ２はそれぞれＣ２の電圧を取り込むためのゲー
トとその電圧を保持するための容量である。

以下に第８図（ａ）の回路の動作を第８図（ｂ）の信号
タイミングチャートを参照しながら説明する。

基準クロック信号Ｒ（周波数ｆＲ）を受けて、ｎ段（ｎ
は任意の値：ここでは説明の都合上４段としている。）
の分周回路によって分周し、Ａ。

Ｂ、Ｃ，Ｄという４種の信号を得る。これらの信（２４
） 号の関係は第８図（ｂ）に示しである。これら基準クロ
ック信号ＲとＡ、Ｂ；Ｃ，Ｄの信号を、第８図（ａ）の
８２．８３．８４の論理回路に入力することにより、Ｅ
、Ｆ、Ｇの信号が得られる。

ここでＥ信号は、電荷積分開始を与える信号で論理式で
は、 Ｅ＝Ｒ−Ａ−Ｂ−Ｃ−Ｄ となる。

Ｆ信号は、電荷積分終了を与える信号で、論理式では Ｆ＝Ｒ−Ａ−Ｂ・Ｃ−Ｄ となる。

Ｇ信号は、電荷積分結果の電圧をサンプルホールドする
ための信号で、論理式では Ｇ＝Ｒ−Ａ−Ｂ−Ｃ−万 となる。

この電荷積分開始信号Ｆが、８８，８９からなるフリッ
プ・フロップに入力されるとフリップ・フロップの出カ
ドＩはＬ　ｏ　ｗレベルとなり、トランジスタ９１がオ
ン、９２がオフとなる。したかつ（２５） て、定電流源９０から電流■。が流れ出し、容量Ｃ１の
充電を開始する。容量Ｃ１の電圧値ＶＡは。

時間とともに一定の傾きを持って直線的に上昇する。こ
の電圧」１昇の過程でサンプル・ホールド信号が入り、
ゲート９３を開いて容量Ｃ２へ電圧を取り込んだ後、ゲ
ート９３を閉じて容量Ｃ２の電圧を保持する。

次に電荷積分終了信号Ｆを受けてフリップ・フロップが
反転し、９１をオフ、９２をオン状態にする。このとき
９２がオン状態になるので容量Ｃ１の電荷はＣ１を介し
て放電し、電圧■６は０となる。この状態は、次の電荷
積分開始信号が来るまで維持される。

本実施例では、容量Ｃ１の電圧■６をサンプルホールド
する時間的な位置は周波数に逆比例して変化するため、
周波数・電圧変換が可能となる。

つまり、基準クロック信号の周波数をｆＲとし、積分開
始時点の時刻をＯとすると、サンプル・ホールドを行う
時刻Ｔは （２６） となる。ここでｎは分周回路の段数であり、第８図の例
ではｎ＝４である。

一方、電荷積分回路の電圧Ｖ＾は ■　＋ であるから、時刻Ｔでの電圧Ｖ＾は となる。この電圧値ＶＡ　ｌ　ｔ＝−ｒがサンプル・ホ
ールドされるわけであるから、サンプル・ホールドされ
る電圧値は基準クロック信号Ｒの周波数ｆＲに逆比例す
ることにある。

このようにして、本実施例の回路は周波数・電圧変換を
行なうことができる。この変換された電圧を可変時定数
Ｌ　Ｐ　Ｆ　Ｋ加えることによって、基準クロック信号
の周波数に応じてＬＰＦの時定数を自動的に可変にする
ことが可能である。

以上の説明においては、第２図、第３図で示した実施例
の位相比較回路、チャージポンプ回路、分周回路につい
ては何も触れなかったが、これら（２７） の回路は、従来から良く知られている回路を用（＼で構
成できることは言うまでもない。

〔発明の効果〕 以上説明してきたように本発明によれば、集積回路に外
部から与える基準クロック信号の周波数を高くすること
なく、（例えば高々１０ＭＨｚ程度）内部のクロック信
号の周波数を高くすることができるので、（例えば数１
０ＭＨｚ〜１００Ｍ　Ｈｚ）今後の集積回路の高速化に
対しての適応が容易になるという大きな効果がある。ま
た、このことは集積回路を利用する側にとっては、高周
波の信号を扱う必要がないため、集積回路と一緒に用い
る各種部品のコストを下げられるとｂｌう経済上の大き
な利点を有している。

さらに、本発明によれば、内部のクロック信号の周波数
とは異なった各種の周波数の外部基準クロック信号の周
波数を内部の分周回路の分周数の設定を変えるだけで選
ぶことができることになるので、システム設計者にとっ
て多種多様のシステムへの応用が容易になるという利点
を有している。

（２８） この他に、本発明によれば、集積回路の内部クロック信
号として外部基準クロック信号番；同期させた信号な得
ることができるので、本発明の集積回路を多数用いる場
合に集積回路間の信号伝達の同期を容易にとることがで
きるという利点を有している。

また、本発明を用いれば、外部から与える基準クロック
信号の周波数を任意に変えても、内部の倍周回路に必要
な時定数を自動的に変化させて適応可能となる利点を有
している。しかもこの時定数回路は、集積回路中にオン
チップで容易に構成できるので外部のビン数低減、ある
いは外付部品点数の低減の上で大きな効果がある。集積
回路内部の時定数を自動的に可変にできるということは
、集積回路のテスト時に動作速度を落して用いるような
用途、集積回路中のマイクロ・プログラム等のソフトウ
ェアのチェック時に速度を落して使用するような用途、
あるいは高周波の基準クロック信号が得られずやむなく
動作速度を落して用いるような用途等に対してもシステ
ムに何ら変更を加（２９） えずに用いることができるという大きな効果を有してい
る。

【図面の簡単な説明】

第１図は、本発明の詳細な説明を行うための実施例、第
２図は第１の実施例の回路でブロック図、第３図は第２
の実施例の回路ブロック図、第４図は第１１第２の実施
例の部分回路の実施例、第５図は従来例、第６図は第１
．第２の実施例の部分回路の実施例、第７図（ａ）は従
来例、（ｂ）１よ第１．第２の実施例の部分回路図、第
８図１±第１゜第２の実施例の部分回路図を示す図であ
る。 １１・・・集積回路、１２・・・倍周回路、１３・・・
発振回路、１５・・・水晶振動子、１６・・・容量、２
１．２６・・・置局回路、２２・・・位相比較回路、２
３・・・チャージポンプ回路、２４−ＬＰＦ、２５−Ｖ
ＣＯ１３１，３６・・・分周回路、３２・・・位相比較
回路、３３・・・チャージポンプ回路、３４・・・ＬＰ
Ｆ、３５・・・ｖＣＯ１３７・・・周波数・電圧変換回
路、４１・・・電圧・電流変換回路、４２・・・出力ノ
ベツファ、Ｑａ１ｅＱ４２ｖＱａａ＋Ｑ４ａ＋Ｑ４ｍ・
・・ＰＭＯ５（３０） トう二／ジスタ、Ｑ４３　ｔ　Ｑ４ｓ　＊　Ｑａ□、Ｑ
４８・・・ＮＭＯＳトランジスタ、Ｒ・・・抵抗、Ｃ・
・・容量、■、・・定電流源、ＱＸ・・・ｌ）Ｍｎ５　
＋−ランジスタ、Ｑ６１゜Ｑ６２・・・ＮＭｎ５ｌ−ラ
ンジスタ、Ｒ１、Ｒ２・・・抵抗。 ＩＸ　１　＞　ｒｘｚ　”’定電流源、Ｑｘ　ｔ　、　
Ｑｘ　２−Ｐにｏｓトランジスタ、Ｑ７４〜Ｑ７４・・
・ＮＭＯＳトランジスタ、８１・・・分周回路、８２〜
８７・・・論理ゲート、８８．８９・・・フリップ・フ
ロップ回路、９０・・・定電流源、９１・・・ＰＭＯ５
）−ランジスタ、９２・・・ＮＭｎ５　トランジノ、り
、９３・・・トランスファゲート、（３１） 第１図 しり （ｂ） ＲｆｓＨｚ ｈ　Ｈｚ

Claims (1)

1. 【特許請求の範囲】 １、集積回路内、または外部で発生された基準クロック
   信号を受けて、上記基準クロック信号より周波数の高い
   、基準クロック信号に同期した内部クロック信号を集積
   回路内で発生することを特徴とした内部クロック発生回
   路。 ２、内部クロック回路としてＰＬＬ回路を用いることを
   特徴とする特許請求範囲第１項記載の内部クロック発生
   回路。 ３、内部クロック回路として、基準クロック信号周波数
   に応じてローパスフィルタの時定数を自動制御する機構
   を備えたＰＬＬ回路を用いることを特徴とする特許請求
   範囲第１項記載の内部クロック発生回路。 ４　、　ＣＭＯＳインバータ回路の電源側と接地側に各
   々ＰＭＯ５，ＮＨＯ２トランジスタを直列に入れ、これ
   らＣＭＯＳインバータとＭＯＳトランジスタの対をｎ段
   （奇数）接続したりリングオツシレータを構（１） 成し、上記ＰＭＯ５，ＮＭＯＳトランジスタのゲートに
   制御電圧を加えることにより発振周波数を制御する電圧
   制御発振回路からなるＰＬＬ回路を用いることを特徴と
   する特許請求範囲第２項記載の内部クロック発生回路。 ５、上記電圧制御可変時定数ローパスフィルタの抵抗体
   として、第１導電形ＭＯＳトランジスタＱ１．Ｑ２のゲ
   ート同志を接続し、Ｑ、のドレインとＱ２のソースを接
   続し、Ｑ、のソース、Ｑ２のドレインを抵抗体の２端子
   とし、上記Ｑｎ　、Ｑ２のゲートに第２導電形ＭＯＳト
   ランジスタＱ３のソースを接続し、上記Ｑ１のドレイン
   とＱ２のソースの接続点にＱ３のゲートを接続し、上記
   Ｑ３のソースには定電流源を接続し、上記定電流源に制
   御電圧を加えることにより、抵抗体用トランジスタＱｉ
   ＝Ｑｚのインピーダンスを可変にする電圧制御可変時定
   数ローパスフィルタを用いることを特徴とする特許請求
   範囲第３項記載の内部クロック発生回路。 ６、上記ローパスフィルタの時定数を自動制御す（２） る機構として、上記第５項記載の電圧制御可変時定数ロ
   ーパスフィルタを備え、時間に対する一定の電圧傾斜を
   有する電荷積分回路と基準クロック信号を分周し、基準
   クロック信号の周期に比例した周期を有する積分開始信
   号、終了信号、電圧のサンプルホールド信号を生成する
   論理回路と、サンプルホールドされた電圧を出力する回
   路からなる周波数・電圧変換回路を備え。 上記周波数電圧変換回路の出力電圧を上記電圧制御可変
   時定数ローパスフィルタに加え、基準クロック信号の周
   波数に応じてローパスフィルタの時定数を自動制御する
   機構を備えたことを