JPS6017137B2 - 二重化メモリのデ−タ複写方式 - Google Patents
二重化メモリのデ−タ複写方式Info
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- JPS6017137B2 JPS6017137B2 JP55091428A JP9142880A JPS6017137B2 JP S6017137 B2 JPS6017137 B2 JP S6017137B2 JP 55091428 A JP55091428 A JP 55091428A JP 9142880 A JP9142880 A JP 9142880A JP S6017137 B2 JPS6017137 B2 JP S6017137B2
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- memory
- data
- copy
- signal
- circuit
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/16—Handling requests for interconnection or transfer for access to memory bus
- G06F13/18—Handling requests for interconnection or transfer for access to memory bus based on priority control
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Description
【発明の詳細な説明】
本発明は、二重化されたメモリを有する情報処理システ
ムにおいて、二重化メモリの内容を一致させるためのデ
ータ複写をオンライン運転を妨げることなく実行できる
と共に、デ−タ複写中に発生するエラー検出を既存のエ
ラー検出回路を使用して実行できるようにした二重化メ
モリのデータ複写方式に関するものである。
ムにおいて、二重化メモリの内容を一致させるためのデ
ータ複写をオンライン運転を妨げることなく実行できる
と共に、デ−タ複写中に発生するエラー検出を既存のエ
ラー検出回路を使用して実行できるようにした二重化メ
モリのデータ複写方式に関するものである。
第１図は高信頼化のためにメモリを二重化した情報処理
システムの概要を示すものであって、１一０なし、し１
−ｎは中央処理装置、２−０と２一１はメモリ・コント
ローラ、３−０と３−１はメモリ、４は共通バス、５は
複写バスをそれぞれ示している。
システムの概要を示すものであって、１一０なし、し１
−ｎは中央処理装置、２−０と２一１はメモリ・コント
ローラ、３−０と３−１はメモリ、４は共通バス、５は
複写バスをそれぞれ示している。
中央処理装置１−０ないし１一ｎのそれぞれは、メモリ
３−０，３一１を使用してオンライン処理を行う。中央
処理装置１一０なし、し１−ｎがメモリにデータを書込
む場合には、両方のメモリ３−０，３−１に対して同一
データが書込まれるが、中央処理装置１一０ないし１−
ｎのそれぞれがメモリからデータを謙出す場合には、い
ずれか一方のメモリから読出されたデータが要求元の中
央処理装置に送られる。メモリ３−０又は３ーーから読
出されたデータにエラーが検出されたとき、障害メモリ
側をシステムから切離し、障害メモリ側の修理を行う。
いま、メモリ３一１に障害が発生したとすると、メモリ
３−１の修理期間中においても、中央処理装置１−０な
いし１一ｎは正常なメモリ３一０を使用して本来のオン
ライン処理を続行する。メモリ３−１の修理が完了した
時、メモリ３一０の全内容を講出し、読出しデータをメ
モリ・コントローラ２一０、複写バス５およびメモリ・
コントローラ２一１を介してメモリ３ーーに送り、メモ
リ３−１にこれを書込む。データの複写を行う場合、中
央処理装置１−０なし、し１一ｎからのアクセス要求を
一時禁止してメモリの全エリアの複写を一度に行えば制
御は簡単であるが、このような方式ではオンライン運転
が中断されてしまう。
３−０，３一１を使用してオンライン処理を行う。中央
処理装置１一０なし、し１−ｎがメモリにデータを書込
む場合には、両方のメモリ３−０，３−１に対して同一
データが書込まれるが、中央処理装置１一０ないし１−
ｎのそれぞれがメモリからデータを謙出す場合には、い
ずれか一方のメモリから読出されたデータが要求元の中
央処理装置に送られる。メモリ３−０又は３ーーから読
出されたデータにエラーが検出されたとき、障害メモリ
側をシステムから切離し、障害メモリ側の修理を行う。
いま、メモリ３一１に障害が発生したとすると、メモリ
３−１の修理期間中においても、中央処理装置１−０な
いし１一ｎは正常なメモリ３一０を使用して本来のオン
ライン処理を続行する。メモリ３−１の修理が完了した
時、メモリ３一０の全内容を講出し、読出しデータをメ
モリ・コントローラ２一０、複写バス５およびメモリ・
コントローラ２一１を介してメモリ３ーーに送り、メモ
リ３−１にこれを書込む。データの複写を行う場合、中
央処理装置１−０なし、し１一ｎからのアクセス要求を
一時禁止してメモリの全エリアの複写を一度に行えば制
御は簡単であるが、このような方式ではオンライン運転
が中断されてしまう。
また、複写のためのデータ読出し、転送および書込みの
各過程でデータ・エラーの検出・修正を行おうとすると
、検出・修正回路が複雑になり、複写時間も長くなる。
本発明は、上記の考察に基づくものであって、二重化メ
モリを備える情報処理システムにおいて、オンライン運
転を中断することなくデータ複写を行い得ること、及び
データの複写の過程で発生するデータ・エラーを複雑な
検出回路を設けることないこ高速に検出できること等の
特徴を有する二重化メモリのデータ複写方式を提供する
ことを目的としている。
各過程でデータ・エラーの検出・修正を行おうとすると
、検出・修正回路が複雑になり、複写時間も長くなる。
本発明は、上記の考察に基づくものであって、二重化メ
モリを備える情報処理システムにおいて、オンライン運
転を中断することなくデータ複写を行い得ること、及び
データの複写の過程で発生するデータ・エラーを複雑な
検出回路を設けることないこ高速に検出できること等の
特徴を有する二重化メモリのデータ複写方式を提供する
ことを目的としている。
そしてそのため、本発明の二重化メモリのデータ複写方
式は、中央処理装置と、二重化されたメモリとを備え、
正常時には同一データが上記二重化されたメモリに対し
て書込まれる情報処理システムにおいて、メモリのデー
タの複写を指示するコマンドが発行されたとき、上記二
重化されたメモリの両方がビジィでないこと及び上記中
央処理装置からのアクセス要求が存在しないことを確認
して、一方のメモリからデータを読出し、議出したデー
タを他方のメモリに書込み、データの書込みが終了した
後、他方のメモリから同一データを議出してエラー・チ
ェックすることを特徴とするものである。本発明を図面
を参照して詳細に説明するに先立って、本発明を要約す
ると、次のようになる。
式は、中央処理装置と、二重化されたメモリとを備え、
正常時には同一データが上記二重化されたメモリに対し
て書込まれる情報処理システムにおいて、メモリのデー
タの複写を指示するコマンドが発行されたとき、上記二
重化されたメモリの両方がビジィでないこと及び上記中
央処理装置からのアクセス要求が存在しないことを確認
して、一方のメモリからデータを読出し、議出したデー
タを他方のメモリに書込み、データの書込みが終了した
後、他方のメモリから同一データを議出してエラー・チ
ェックすることを特徴とするものである。本発明を図面
を参照して詳細に説明するに先立って、本発明を要約す
ると、次のようになる。
‘ィ’二重化メモリがデータ複写モードで動作している
場合に、中央処理装置からのアクセス要求を監視して優
先度が最下位のアクセス要求をも存在しない場合のみ１
メモリ・フロツク分だけの複写を行うような優先順位判
定回路を設けることによって、オンライン運転を可能と
する。【ｏｌ データ複写の１メモリ・ブロックはデー
タ・ワードとエラー修正コードとから構成され、データ
複写の１サイクルは正常系からのデータの読出し、正常
系から修復系へのデータの転送、修復系への書込みおよ
び修復系からのデータの議出しから構成され、途中の過
程で発生したデータ・エラーを最後の修復系からのデー
タ議出し時に検出する。し一 二重化メモリがデータ複
写モードで動作している間に発生した中央処理装置から
のデータ書込は正常系および修復系の両方に書込まれ、
データの読出し‘ま正常系からのみ行われ、これによっ
て両系のデータは常に最新のものとされる。
場合に、中央処理装置からのアクセス要求を監視して優
先度が最下位のアクセス要求をも存在しない場合のみ１
メモリ・フロツク分だけの複写を行うような優先順位判
定回路を設けることによって、オンライン運転を可能と
する。【ｏｌ データ複写の１メモリ・ブロックはデー
タ・ワードとエラー修正コードとから構成され、データ
複写の１サイクルは正常系からのデータの読出し、正常
系から修復系へのデータの転送、修復系への書込みおよ
び修復系からのデータの議出しから構成され、途中の過
程で発生したデータ・エラーを最後の修復系からのデー
タ議出し時に検出する。し一 二重化メモリがデータ複
写モードで動作している間に発生した中央処理装置から
のデータ書込は正常系および修復系の両方に書込まれ、
データの読出し‘ま正常系からのみ行われ、これによっ
て両系のデータは常に最新のものとされる。
０ メモリの全エリアの複写が終了した場合にはこの旨
が割込みによって中央処理装置に通知され、修正不可能
なデータ・エラーが検出された場合には複写動作を中断
して中央処理装置へ割込みによって通知する。
が割込みによって中央処理装置に通知され、修正不可能
なデータ・エラーが検出された場合には複写動作を中断
して中央処理装置へ割込みによって通知する。
次に、本発明を図面を参照して詳細に説明する。
第２図は本発明で使用されるメモリ・コントローラの１
実施例のブロック図、第３図は本発明における複写デー
タの流れを説明する図、第４図は本発明で使用される複
写制御回路の１実施例のフロツク図である。第２図およ
び第３図において６一０ないし６−ｎは共通バス制御回
路、７はエラー検出・修正回路８はモード制御回路、９
は優先順位判定回路、１０は複写制御回路、１１はメモ
リ制御回路、１２一０なし、し１２−ｎは信号バス、１
３−０なし・し１３一ｎはアクセス要求信号線、１４は
バス、１５なし・し１９は信号線、２０はバス、２１−
０と２１ーーはメモリ・バスをそれぞれ示している。
実施例のブロック図、第３図は本発明における複写デー
タの流れを説明する図、第４図は本発明で使用される複
写制御回路の１実施例のフロツク図である。第２図およ
び第３図において６一０ないし６−ｎは共通バス制御回
路、７はエラー検出・修正回路８はモード制御回路、９
は優先順位判定回路、１０は複写制御回路、１１はメモ
リ制御回路、１２一０なし、し１２−ｎは信号バス、１
３−０なし・し１３一ｎはアクセス要求信号線、１４は
バス、１５なし・し１９は信号線、２０はバス、２１−
０と２１ーーはメモリ・バスをそれぞれ示している。
なお、第１図と同一符号は同一物を示しており、また、
メモリ・コントローラ２一０と２一１は全く同一構成で
ある。第２図において、共通バス制御回路６一０ないし
６−ｎのそれぞれは、データの転送を制御するものであ
る。
メモリ・コントローラ２一０と２一１は全く同一構成で
ある。第２図において、共通バス制御回路６一０ないし
６−ｎのそれぞれは、データの転送を制御するものであ
る。
エラー検出・修正回路７は、ェフ−検出・修正ばかりで
なく、エラー修正コードの生成を行うものである。モー
ド制御回路１５は、メモリコントローラが中央処理装置
のアクセスを受けているとか、中央処理装置のアクセス
を受けながらデータ複写を行っているとか、マスタであ
るとか、スレープであるとかいうメモリ・コントローラ
の状態を記憶するものである。優先順位判定回路９は、
ビジィ・チェックを行うと共に、優先順位にしたがって
アクセス要求を選択するものである。優先順位判定回路
９は、メモリがビジイでなく且つ信号線１３−０なし、
し１３一ｎ上にアクセス要求が存在しない場合に限り信
号線１６又は１８上の複写要求を選択することが出来る
。複写制御回路１０はデータ複写を制御するものであり
、正常系（複写データ送出側）となった場合にはメモリ
からのデータの謙出しや読出しデータの送出などを行い
、修復系（複写データ受信側）となった場合にはデータ
の受信やメモリへの受信データの書込みなどを行う。複
写制御回路１０１こついては後で詳細に説明する。メモ
リ制御回路１１は、メモリ・ライトの場合にはライト・
スタート信号、アドレス情報および書込みデータの送出
などを行い、メモリ・リードの場合にはリード・スター
ト信号およびアドレス情報の送出、並びに読出データの
受信などを行う。次に本発明のデータ複写処理を第２図
および第３図を参照しつつ説明する。
なく、エラー修正コードの生成を行うものである。モー
ド制御回路１５は、メモリコントローラが中央処理装置
のアクセスを受けているとか、中央処理装置のアクセス
を受けながらデータ複写を行っているとか、マスタであ
るとか、スレープであるとかいうメモリ・コントローラ
の状態を記憶するものである。優先順位判定回路９は、
ビジィ・チェックを行うと共に、優先順位にしたがって
アクセス要求を選択するものである。優先順位判定回路
９は、メモリがビジイでなく且つ信号線１３−０なし、
し１３一ｎ上にアクセス要求が存在しない場合に限り信
号線１６又は１８上の複写要求を選択することが出来る
。複写制御回路１０はデータ複写を制御するものであり
、正常系（複写データ送出側）となった場合にはメモリ
からのデータの謙出しや読出しデータの送出などを行い
、修復系（複写データ受信側）となった場合にはデータ
の受信やメモリへの受信データの書込みなどを行う。複
写制御回路１０１こついては後で詳細に説明する。メモ
リ制御回路１１は、メモリ・ライトの場合にはライト・
スタート信号、アドレス情報および書込みデータの送出
などを行い、メモリ・リードの場合にはリード・スター
ト信号およびアドレス情報の送出、並びに読出データの
受信などを行う。次に本発明のデータ複写処理を第２図
および第３図を参照しつつ説明する。
いま、メモリ・コントローラ２一０が正常系であり、メ
モリ・コントローラ２−１が修復系であると仮定する。
なお、正常系とは複写データを送出する側であり、修復
系とは複写データを受信する側であることを意味してい
る。メモリ・コントローラ２−０では複写動作要求を受
付けると、メモリ３−０から１メモリ・フロックを読出
す。この１メモリ・フロックは、先にも述べたようにデ
ータとエラー修正コードから構成されているものである
。読出された１メモリ，フロツクは、メモリ・バス２１
−０、メモリ制御回路１１、バス２０および複写制御回
路１０を介して複写バス５上に送出される。メモｉＪ・
コントローラ２−１においては、複写バス５上のデータ
を複写制御回路５、バス２０、メモリ制御回路１１およ
びメモリ・バス２１一１を介してメモリ３ーーに書込む
。メモリ３一１に１メモリ・フロックの書込みが終了し
た後、同一のメモリ・ブロックが読出され、メモリ・コ
ントローフ２一１内のエラー検出・修正回路７によって
エラー検出・訂正が行われる。こ）で修正不可能なエラ
ーが検出された場合は、信号線１５上の信号によってモ
ード制御回路８のデータ複写モードを中断し、割込み制
御回路（図示せず）によって中央処理装置へ通知する。
また、メモリの全エリアの複写が終了した場合も、同様
に割込みによって中央処理装置へ通知される。第４図は
複写制御回路１０およびその関連部分の詳細を示すもの
である。
モリ・コントローラ２−１が修復系であると仮定する。
なお、正常系とは複写データを送出する側であり、修復
系とは複写データを受信する側であることを意味してい
る。メモリ・コントローラ２−０では複写動作要求を受
付けると、メモリ３−０から１メモリ・フロックを読出
す。この１メモリ・フロックは、先にも述べたようにデ
ータとエラー修正コードから構成されているものである
。読出された１メモリ，フロツクは、メモリ・バス２１
−０、メモリ制御回路１１、バス２０および複写制御回
路１０を介して複写バス５上に送出される。メモｉＪ・
コントローラ２−１においては、複写バス５上のデータ
を複写制御回路５、バス２０、メモリ制御回路１１およ
びメモリ・バス２１一１を介してメモリ３ーーに書込む
。メモリ３一１に１メモリ・フロックの書込みが終了し
た後、同一のメモリ・ブロックが読出され、メモリ・コ
ントローフ２一１内のエラー検出・修正回路７によって
エラー検出・訂正が行われる。こ）で修正不可能なエラ
ーが検出された場合は、信号線１５上の信号によってモ
ード制御回路８のデータ複写モードを中断し、割込み制
御回路（図示せず）によって中央処理装置へ通知する。
また、メモリの全エリアの複写が終了した場合も、同様
に割込みによって中央処理装置へ通知される。第４図は
複写制御回路１０およびその関連部分の詳細を示すもの
である。
第４図において、２２はコマンド・レジスタ、２３はコ
ピイ・アドレス・レジスタ、２４はコピィ・リード指示
回路、２５はコピィ・ライト指示回路、２６はコピイ・
データ転送完了通知回路、２７はコピィ・チェック・リ
ード指示回路、２８はコピィ・バス方向決定回路、２９
ないし３６はゲート、３７は立下り検出回路をそれぞれ
示している。また、信号ＣＰＹＲＱ，ＣＰＥＮ，ＣＰＡ
ＤＤ，ＣＰＹＷＴＤＡＴＡ，ＣＰＹＲＤＤＡＴＡ，＊Ｃ
ＰＹＤＴ，ＲＤＳＴ，ＷＴＳＴ，ＭＳＶ○，＊ＣＰＹＳ
Ｔ，＊ＣＰＹＥＮＤ，ＣＰＹＳＴＰおよびＣＯＭＰは、
それぞれ次のような内容を有している。‘１’ ＣＰＹ
ＲＱ 複写動作要求信号 ■ ＣＰＥＮ 複写動作を許可する信号 【３１ ＣＰＡＤＤ 複写するアドレスを示す信号 【４）ＣＰＹＷＴＤＡＴＡ スプレー側（修復系）でメモリに書込む複写データ｛５
｝ ＣＰＹＲＤＤＡＴＡ マスタ側（正常系）でメモリより読出した複写データｔ
６｝ ＊ＣＰＹＤＴ マスタ側よりスレーブ側に送られる複写バス上のデータ
‘７’ＲＤＳＴメモリ制御回路にリード動作を指示する
信号‘８｝ ＷＴＳＴメモリ制御回路にライト動作を指
示する信号側 ＭＳＶＯライト動作の完了またはリード
の有効を示す信号００ ＊ＣＲＹＳＴ マスタ側からスレーブ側に送られる信号であって、複写
データの有効を示す（１１）ＣＰＹＥＮＤ スレーブ側からマスタ側に送られる信号であって、複写
データの書込み完了したことを示す信号（１２）ＣＰＳ
ＴＰ 複写の１サイクルが終了したことを示す信号であって、
コピイ・アドレス・レジスタ２３に対してはアドレスの
カウント・アップを、優先順位判定回路９に対してはＣ
ＰＥＮ信号のリセットを指示する。
ピイ・アドレス・レジスタ、２４はコピィ・リード指示
回路、２５はコピィ・ライト指示回路、２６はコピイ・
データ転送完了通知回路、２７はコピィ・チェック・リ
ード指示回路、２８はコピィ・バス方向決定回路、２９
ないし３６はゲート、３７は立下り検出回路をそれぞれ
示している。また、信号ＣＰＹＲＱ，ＣＰＥＮ，ＣＰＡ
ＤＤ，ＣＰＹＷＴＤＡＴＡ，ＣＰＹＲＤＤＡＴＡ，＊Ｃ
ＰＹＤＴ，ＲＤＳＴ，ＷＴＳＴ，ＭＳＶ○，＊ＣＰＹＳ
Ｔ，＊ＣＰＹＥＮＤ，ＣＰＹＳＴＰおよびＣＯＭＰは、
それぞれ次のような内容を有している。‘１’ ＣＰＹ
ＲＱ 複写動作要求信号 ■ ＣＰＥＮ 複写動作を許可する信号 【３１ ＣＰＡＤＤ 複写するアドレスを示す信号 【４）ＣＰＹＷＴＤＡＴＡ スプレー側（修復系）でメモリに書込む複写データ｛５
｝ ＣＰＹＲＤＤＡＴＡ マスタ側（正常系）でメモリより読出した複写データｔ
６｝ ＊ＣＰＹＤＴ マスタ側よりスレーブ側に送られる複写バス上のデータ
‘７’ＲＤＳＴメモリ制御回路にリード動作を指示する
信号‘８｝ ＷＴＳＴメモリ制御回路にライト動作を指
示する信号側 ＭＳＶＯライト動作の完了またはリード
の有効を示す信号００ ＊ＣＲＹＳＴ マスタ側からスレーブ側に送られる信号であって、複写
データの有効を示す（１１）ＣＰＹＥＮＤ スレーブ側からマスタ側に送られる信号であって、複写
データの書込み完了したことを示す信号（１２）ＣＰＳ
ＴＰ 複写の１サイクルが終了したことを示す信号であって、
コピイ・アドレス・レジスタ２３に対してはアドレスの
カウント・アップを、優先順位判定回路９に対してはＣ
ＰＥＮ信号のリセットを指示する。
（１３）ＣＯＭＰ
全アドレスを複写したことを示す信号
第４図の複写制御回路１０は、次のように動作する。
データ複写を行うに先立って、マスタ側およびスレープ
側のコピイ・アドレス・レジスタ２３に初期値がセット
される。コピイ・アドレス・レジスタ２３に初期値をセ
ットした後、スレープ側のメモリ・コントローラに対し
てコピイ・コマンドを発行する。スレーブ側にメモリ・
コントローラでは自己の優先順位判定回路９にＣＰＹＲ
Ｑを送出すると共に、マスタ側のメモリ・コントローラ
に対してもＣＰＹＲＱを送出する。マスタ側（正常系）
の複写制御回路１ ０においては、ＭＳＴ信号がオンと
されている。スレーブ側（修復系）よりＣＰＹＲＱが送
られて来ると、マスタ側の優先順位判定回路９は他のア
クセス要求が存在しないことを確認してＣＰＥＮ信号を
オンとする。ＣＰＥＮ信号とＭＳＴ信号の両方がオンと
なると、コピイ‘リード指示回路２４はＲＤＳＴ信号が
オンとする。ＲＤＳＴ信号がオンとなると、メモリ制御
回路１１はメモリのリードを開始する。メモリから読出
されたデータが有効であると、ＭＳＶＯ信号がオンとな
る。ＲＤＳＴ信号とＭＳＶＯ信号の両方がオンとなると
、＊ＣＰＹＳＴ信号がオフとなる。また、メモリより読
出されたデータＣＰＹＲＤＤＡＴＡは、コピィ・バス方
向決定回路２８で反転され、＊ＣＰＹＤＴとして送出さ
れる。
側のコピイ・アドレス・レジスタ２３に初期値がセット
される。コピイ・アドレス・レジスタ２３に初期値をセ
ットした後、スレープ側のメモリ・コントローラに対し
てコピイ・コマンドを発行する。スレーブ側にメモリ・
コントローラでは自己の優先順位判定回路９にＣＰＹＲ
Ｑを送出すると共に、マスタ側のメモリ・コントローラ
に対してもＣＰＹＲＱを送出する。マスタ側（正常系）
の複写制御回路１ ０においては、ＭＳＴ信号がオンと
されている。スレーブ側（修復系）よりＣＰＹＲＱが送
られて来ると、マスタ側の優先順位判定回路９は他のア
クセス要求が存在しないことを確認してＣＰＥＮ信号を
オンとする。ＣＰＥＮ信号とＭＳＴ信号の両方がオンと
なると、コピイ‘リード指示回路２４はＲＤＳＴ信号が
オンとする。ＲＤＳＴ信号がオンとなると、メモリ制御
回路１１はメモリのリードを開始する。メモリから読出
されたデータが有効であると、ＭＳＶＯ信号がオンとな
る。ＲＤＳＴ信号とＭＳＶＯ信号の両方がオンとなると
、＊ＣＰＹＳＴ信号がオフとなる。また、メモリより読
出されたデータＣＰＹＲＤＤＡＴＡは、コピィ・バス方
向決定回路２８で反転され、＊ＣＰＹＤＴとして送出さ
れる。
後述するように、スレープ側から送られて来る＊ＣＰＹ
ＥＮＤ信号がオフとなると、コピイ・リード指示回路２
４がリセットされ、その後＊ＣＰＹＥＮＤ信号がオンと
なると立下り検出回路３７の出力するＣＰＳＴＰ信号は
オンとなる。このオンのＣＰＳＴＰ信号によってコピィ
・アドレス・レジスタ２３の内容は十１される。スレー
ブ側（修復系）の複写制御回路１０においては、ＭＳＴ
信号はオフとされている。
ＥＮＤ信号がオフとなると、コピイ・リード指示回路２
４がリセットされ、その後＊ＣＰＹＥＮＤ信号がオンと
なると立下り検出回路３７の出力するＣＰＳＴＰ信号は
オンとなる。このオンのＣＰＳＴＰ信号によってコピィ
・アドレス・レジスタ２３の内容は十１される。スレー
ブ側（修復系）の複写制御回路１０においては、ＭＳＴ
信号はオフとされている。
マスタ側よりオフの＊ＣＰＹＳＴ信号を送られて釆ると
、ゲート３０はオンの信号を出し、これによりコピィ・
ライト指示回路２５はＷＴＳＴ信号をオンとする。ＷＴ
ＳＴ信号がオンとなると、メモリ制御回路１１はマスタ
側より送られて釆たＣＰＹＷＴＤＡＴＡをメモリに書込
む。
、ゲート３０はオンの信号を出し、これによりコピィ・
ライト指示回路２５はＷＴＳＴ信号をオンとする。ＷＴ
ＳＴ信号がオンとなると、メモリ制御回路１１はマスタ
側より送られて釆たＣＰＹＷＴＤＡＴＡをメモリに書込
む。
メモリへの書込みが完了すると、ゲート３１はオンの信
号を出力し、これによってコピイ・データ転送完了通知
回路２６は、オンの信号を出力する。このオンの信号に
よって＊ＣＰＹＥＮＤ信号がオフされ、これと同時にコ
ピイ・チェック・リード指示回路２７がセットされ、Ｒ
ＤＳＴ信号がオンとされる。＊ＣＰＹＥＮＤ信号がオフ
となると、コピイ・ライト指示回路２５がリセットされ
る。ＲＤＳＴ信号がオンとなると、メモリ制御回路１１
は、メモリの謙出しを行う。メモリよりＭＳＶＯ信号が
おくられてくると、ゲート３１はオン信号を出力しコピ
ーデータ転送完了通知回路２６をリセットする。これに
より＊ＣＰＹＥＮＤ信号がオンされる。＊ＣＰＹＥＮＤ
信号がオンとなると、立下り検出回路３７はＣＰＳＴＰ
信号をオンとする。このオンのＣＰＳＴＰ信号によって
この読出しデータは、ェフー検出・修正回路でチェック
されたコピィ・アドレス・レジスタ２３の内容は十１３
れ、また、コピィ・チェック・リード指示回路２７がリ
セットされる。コピィ・アドレス・レジスタ２２の内容
が所定値になると、ＣＯＭＰ信号がオンとなり、メモリ
の全ェリャについての複写が完了したことが通知される
。以上の説明から明らかなように、本発明によれば、二
重化メモリを有する情報処理システムにおいて、オンラ
イン運転を中断することなくデータの複写を行うことが
出来るので、二重化メモリの片系障害後の保守およびリ
カバリにおいても情報処理システム全体の連続性が確保
される。
号を出力し、これによってコピイ・データ転送完了通知
回路２６は、オンの信号を出力する。このオンの信号に
よって＊ＣＰＹＥＮＤ信号がオフされ、これと同時にコ
ピイ・チェック・リード指示回路２７がセットされ、Ｒ
ＤＳＴ信号がオンとされる。＊ＣＰＹＥＮＤ信号がオフ
となると、コピイ・ライト指示回路２５がリセットされ
る。ＲＤＳＴ信号がオンとなると、メモリ制御回路１１
は、メモリの謙出しを行う。メモリよりＭＳＶＯ信号が
おくられてくると、ゲート３１はオン信号を出力しコピ
ーデータ転送完了通知回路２６をリセットする。これに
より＊ＣＰＹＥＮＤ信号がオンされる。＊ＣＰＹＥＮＤ
信号がオンとなると、立下り検出回路３７はＣＰＳＴＰ
信号をオンとする。このオンのＣＰＳＴＰ信号によって
この読出しデータは、ェフー検出・修正回路でチェック
されたコピィ・アドレス・レジスタ２３の内容は十１３
れ、また、コピィ・チェック・リード指示回路２７がリ
セットされる。コピィ・アドレス・レジスタ２２の内容
が所定値になると、ＣＯＭＰ信号がオンとなり、メモリ
の全ェリャについての複写が完了したことが通知される
。以上の説明から明らかなように、本発明によれば、二
重化メモリを有する情報処理システムにおいて、オンラ
イン運転を中断することなくデータの複写を行うことが
出来るので、二重化メモリの片系障害後の保守およびリ
カバリにおいても情報処理システム全体の連続性が確保
される。
また、データ複写の過程で発生するデータ・エラーに対
して、専用の複雑な検出修正回路が不必要となるので、
メモリ・コントローラのコストを低減できること及び信
頼性を向上できる等の効果が得られる。
して、専用の複雑な検出修正回路が不必要となるので、
メモリ・コントローラのコストを低減できること及び信
頼性を向上できる等の効果が得られる。
第１図はメモリを二重化した情報システムの概要を示す
図、第２図は本発明で使用されるメモリ・コントローラ
の１実施例のブロック図、第３図は本発明における複写
データの流れを説明する図、第４図は本発明で使用され
る複写制御回路の１実施例のブロック図である。 １一０なし、し１−ｎ…・・・中央処理装置、２一０と
２一１……メモリ・コントローラ、３−０と３一１・・
・・・・メモリ、４…・・・共通バス、５・・・・・・
複写バス、６一０なし、し６−ｎ・・・・・・共通バス
制御回路、７・・・・・・エラー検出・修正回路、８・
・・・・・モード制御回路、９・・・・・・優先順位判
定回路、１０・・・・・・複写制御回路、１１・・・・
・・メモリ制御回路。 オー図オ３図 次２Ｇｑ 次４図
図、第２図は本発明で使用されるメモリ・コントローラ
の１実施例のブロック図、第３図は本発明における複写
データの流れを説明する図、第４図は本発明で使用され
る複写制御回路の１実施例のブロック図である。 １一０なし、し１−ｎ…・・・中央処理装置、２一０と
２一１……メモリ・コントローラ、３−０と３一１・・
・・・・メモリ、４…・・・共通バス、５・・・・・・
複写バス、６一０なし、し６−ｎ・・・・・・共通バス
制御回路、７・・・・・・エラー検出・修正回路、８・
・・・・・モード制御回路、９・・・・・・優先順位判
定回路、１０・・・・・・複写制御回路、１１・・・・
・・メモリ制御回路。 オー図オ３図 次２Ｇｑ 次４図
Claims (1)
- １ 中央処理装置と、二重化されたメモリとを備え、正
常時には同一データが上記二重化されたメモリに対して
書込まれる情報処理システムにおいて、メモリのデータ
の複写を指示するコマンドが発行されたとき、上記二重
化されたメモリの両方がビジイでないこと及び中央処理
装置からのアクセス要求が存在しないことを確認して、
一方のメモリからデータを読み出し、読出したデータを
他方のメモリに書込み、データの書込みが終了した後、
他方のメモリから同一データを読出してエラー・チエツ
クすることを特徴とする二重化メモリのデータ複写方式
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55091428A JPS6017137B2 (ja) | 1980-07-04 | 1980-07-04 | 二重化メモリのデ−タ複写方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55091428A JPS6017137B2 (ja) | 1980-07-04 | 1980-07-04 | 二重化メモリのデ−タ複写方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5718094A JPS5718094A (en) | 1982-01-29 |
| JPS6017137B2 true JPS6017137B2 (ja) | 1985-05-01 |
Family
ID=14026096
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP55091428A Expired JPS6017137B2 (ja) | 1980-07-04 | 1980-07-04 | 二重化メモリのデ−タ複写方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6017137B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05120152A (ja) * | 1991-10-25 | 1993-05-18 | Nec Corp | 複数の共有メモリ管理装置 |
| JPH08137760A (ja) * | 1994-11-09 | 1996-05-31 | Nec Corp | メモリ書込み装置 |
-
1980
- 1980-07-04 JP JP55091428A patent/JPS6017137B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5718094A (en) | 1982-01-29 |
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