JPS60173793A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （１）発明の技術分野 本発明は半導体記憶装り特にダイナミック凰半導体記憶
装置に関する◇ 口）技術の背景 一般に％　１個の容量と１個のトランジスタによって構
成されるメモリセルを用いるダイナミックランダムアク
セスメモリにおいては、メモリセルの容量に対するビッ
ト線の６誠の比率が小さいほどデータ読取シ時における
ビット線電位の変化量が大きくなり、記憶情報の読取り
が確実に行なわ半導体記憶装置がますます大容量化され
、各メモリセルのサイズが小さくなることによってメモ
リセルの客員が小さくなり、一方各ビット線に接続され
るメモリセルの数が増大し各ビット線の長さが長くなる
ことによシビット線答量がますます増加する傾向にある
＠そのため、メモリ容量が太き、くなるに応じてメモリ
セルの容量とビット線容量との比率関係が悪化し信頼性
が低下する恐れがある◎このような不都合を防止するた
めに前記容量比を小さくするための対策が要望されてい
る。

（３）従来技術と問題点 上記した技術の背景に鑑み、ビット線途中にゲート回路
を挿入してビット線を複数ブロック部分に分割し、単一
ブロック内でメモリセルからの信号を一旦増幅する構成
とすることが考えられている（例えば特願昭５７−２０
８６２５号）０このビット線分割構成は特に対応する一
対のビット線が並走する％所開折返しビット線対構成の
場合に適用される・微小な差電圧を比較、増幅すべきビ
ット線対が並走しているため、ビット線対ヲ複数ブロッ
ク部分に分割しても、従来通りのセンス増幅器を用いて
メモリセルからのイざ号を増幅できるからである。

ビット線ヲ複数ブロックに分割しｆｃ１ｆｔ成のダイナ
ミック型メモリの従来例について、第１図（ａ）にその
要部回路を示し、具体的に説明する。ｉｔ図（ａ）回路
においては、折返し形のビット線対１２．　トランジス
タＱＣｓ　＋　Ｑ１０を挿入して、メモリセルアレイＣ
ＬＡ１部分とＣＬＡ２部分とに分割し、分割ビット線対
ＢＬ２．ＢＬ２及びＢＬ３．ＢＬ３毎にセンス増幅器Ｓ
ＡＩ及びＳＡＺを設けている０第１図（ｂ）はこの回路
の動作時における各回路ノードの電圧波形を示す。　ト
ランジスタＱ、及びキャパシタＣ，ｔから成るメモリセ
ルＭＣＩを選択し読出しを行なうべくワードｉｗｉ、ｔ
のレベルを立上げるとき。

トランジスタＱ、ｓ　＋　Ｑ１４はカットオフ状態とな
るよう制御信号ＢＳＣが与えられ、その結果分割ビット
線対ＢＬ２．丁τｉは他方の分割ビット線ＢＬ３゜Ｙτ
１から分離されているＯそのためメモリセルからの信号
電荷は分割ビット線ＢＬ２のみに分配され、比較的大き
なビット線電位変化を与え得る＠対応する他方の分割ビ
ット線ＢＬ２には、セルアレイＣＬＡ　ｌ内のダミーセ
ルから参照電位が発生されるか、或いはダミーセルなし
の場合は第を図（ｂ）の波形の如く両ビット線のプリチ
ャージ電位ｔＩＥ源電圧の１／２の基準を位としておく
等により参照電位が与えられる０ここでセンス増幅器Ｓ
Ａ１が活性化信号Ｓ入Ｅ【により動作開始し、分割ビッ
ト線対ＢＬ２．ＢＬ２間の電位差を拡大する◎分割ビッ
ト線対ＢＬ２．ＢＬ２の′電位は、次に制御信号ＢＳＣ
のレベル上昇によりトランジスタＱ　ｏ＋Ｑ＋ｔがオン
して１分割ビット線ＢＬ１．ＢＬＬへ伝えられる０分割
ビット線ＢＬＩ、ＢＬＩには、ビット線プリチャージ回
路Ｂｅ及びアクティブプルアップ回路ＡＰ等が接続され
ている０アクティブプルアップ回路ＡＰは、アクティブ
プルアップイネーブル信号ＡＰＥに応じて、センス増幅
器によシ拡大されたビット線対間の差電圧を更に電源電
圧いっばいにまで拡大し、メモリセルへの再書込電圧を
必要十分な大きさとする。かくして増幅されたビット線
差電圧は、コラム選択信号ＣＬによりオンされたトラン
ジスタＱＩ、Ｑｌｔ−介してデータバス対ＤＢ、ＤＢへ
送出される０ メモリセルアレイＣＬＡＺ内のメモリセル選択のときも
、読出しの動作は上述と同様である０その場合、センス
増幅器ＳＡ２による分割ビット線対ＢＬ３．ＢＬａ間の
電位差拡大後、ビット線分側用トランジスタＱｓｔ＋Ｑ
＋怠＋　Ｑｔｓ・Ｑ１０を一斉にオンさせる代わシに、
先ずトランジスタＱ１．．Ｑ１４を次にＱｏ、Ｑｕｔｌ
胆次オ胆癌オンといったように、データバス対ＤＢ、Ｄ
Ｂ方向へ順次ビット線対電位差を転送する如くに動作さ
せてもよい。そのときセンス増幅器ＳＡＬも遂時動作さ
せて分割ビット線対ＢＬ２．ＢＬ２部分の電位差拡大の
助けとしてもよい０また選択メモリセルから見てアクテ
ィプルアップ回路と反対側に位置する分割ビット線及び
それに付随するセンスアンプは全く動作させず切離した
ままでもよく、それによ多消費電力の低減を図れる。

紀２図はビット線分割構成の他の例である０本従来例回
路では、分割セルアレイＣＬＩＬ＠とＣＬＡＺ側とで共
用し、制御信号Ｂ５ＣｌとＢ５Ｃ２とによりセンスＮ幅
器ＳＡＩのある分割ビット組ＢＬ３．ＢＬ３　（ｌ−Ｅ
択されたメモリセルのある方の分割ビット似対ＢＬ、２
．ＢＬ２若しくはＢＬ４．ＢＬ４のいずれかに接続し、
初期のセンス増幅を行なうよようにしている◎他の動作
は第１図回路と同様である。

以上のように分割ビット＠構成によれば％読出し時の天
動的なビット線容量を小さくした状態でセンス増幅器を
働かせ得るので、メモリセルａｔ−増大し大容量メモリ
化した場合でも、センス増幅に必要十分な信号レベルを
確保できるものである◎しかしながら、大容量化、高密
度化に伴い、このような構成では各回路部分の高密度配
置に困難を生じて来る＠すなわち、メモリセルや他の回
路部分の間で占有面積に大きな相違を生じるものがあり
、高密度化のためコラムのピッチを狭めると一部回路の
み収容し切れなくなって来る０第１図及び第２図の構成
のメモリではアクティブプルアップ回路ＡＰがこの問題
を生じる。

第３図は通常のアクティブプルアップ回路例を示す図で
ある。メモリがリセット状態のとき、リセット信号Ｒ８
ＴによりトランジスタＱｓｙ＋Ｑ＋ｓがオンされておシ
、ノードａ、ｂは高レベルにプリチャージされる。選択
メモリセルからの信号を゛センス増幅器が増幅してビッ
トＨ対ＢＬ、ＢＬの一方が低レベルとなると、交差接続
トランジスタ対Ｑ１．＋Ｑｘ。のうち低レベルのビット
線側の方がオンして、その低レベルビット線ヘノードａ
又はｂの電荷を放出し、ノードａ又はｂの対応する側を
低レベルにし、他方は烏レベルに保っ◎ここでイネーブ
ル信号ＡＰＥが立上シ、トランジスタＱｌ＋及びＱｕの
うちの一方のみがオンしているので。

トランジスタＱｘｓ＋　Ｑｕ４のうち高レベルのビット
線側のみをオンさせる◎かくして高レベル側ビット　。

線は電源電圧Ｖｃｅ近くの電位が与えられる◎アクティ
ブプルアップ回路は第３図のように多゛　数のトランジ
スタを必要とするものであり、基本動作を考えると、プ
リチャージ用トランジスタ対、ビット線レベル検出用ト
ランジスタ対及びブルア、プ用トランジスタ対は最低必
要と考えられ、６素子以下で構成するのは難しい０これ
が単一のビット線対配列ピッチ内に収容されねばならな
い。

これに比して他の回路はずつと少数の素子数で構成でき
、より狭いビット線対配列ピッチ内に収まる＠センスア
ンプは典型的には第４図に示す如く交差接続トランジス
タ対Ｑａ１＋Ｑｍｔのみで済む０ビツト線プリチヤ一ジ
回路ＢＣも基本的には一対のプリチャージトランジスタ
のみで構成できる０従ってこれらの回路は十分狭いピッ
チ内に収め得る〇コラムの配列ピッチは、メモリセルで
の必要人信号電荷を確保できる最小サイズのメモリセル
を最密に配列できるような最小ピッチであることが望ま
しい＠しかるに、占有面積大のアクティブプルアップ回
路の挿入のために、このような最小ピッチよりも犬のコ
ラム配列ピッチを採用せざるを得ない事態を生じ得る訳
である０このような事態を生じると、メモリ装置（チッ
プ）面積の大半を占めるメモリセルアレイ部分において
、無駄な面積を生じることてなり、集積密度の向上が阻
害されることになる◎ （４）　発明の目的 本発明は以上の点に鑑み、ビット線分割構成を採用した
半導体記憶装置において、アクティブプルアップ回路の
挿入のためにコラムの配列ピッチの縮小が妨げられるこ
とのない構成を提供し、集積密度の向上を図ることを目
的とする口０）　発明の構成 本発明の半導体記憶装置の特徴とするところは。

複数のメモリセルが夫々接続され配列された複数のビッ
ト線対と、各ピッ線対の途中に各ビット線対ｆ：″Ｉ数
ブロック部分に分割するように挿入されたゲート回路と
、各ビット線対毎に接続された少なくとも１つのセンス
増幅器及びアクティブプルアップ回路とを具備し、読出
し動作時には前記ゲート回路によつてビット線対が複数
ブロック部分に分離された状態で、選択されたメモリセ
ルの記憶情報に応じた信号電圧を対応するブロック部分
のビット線対にて前記センス増幅器により増幅し、その
後、増幅された信号電圧を前記アクティブプルアップ回
路により更に増大させる動作を行なうように構成されて
おり、前記各アクティブプルアップ回路は対応するビッ
ト線対の端部に接続され、一部のアクティブプルアップ
回路はビット線対列の一端に且つ他のアクティブプルア
ップ回路はビット線対列の他端に配置されたことにある
口好ましい実施態様としては、ビット線列の両端に交互
にアクティブプルアップ回路が配置される０ビット線対
１列置きに交互配置されても、又は２列置きでもよい０
各アクティブプルアップ回路は対応ビット線対とは異な
る、例えば隣接ビット線対の延長線上の領域を占有する
ように形成される０これにより各アクティブプルアップ
回路をビット線対配列ピッチよシも大きな幅に形成でき
る０ビット線対配列ピッチは、いずれにしても、アクテ
ィブプルアップ回路パターンをそのピッチ内に収める必
要性による制約から解放され、メモリセルの最密配列を
主に考慮した狭いピッチに設定することができる〇 続出し或いは書込みデータを入出力するための回路、即
ちコラム選択ゲート、コラムデコーダ。

或いはデータバス等の配置については新たな考慮が必要
である０全ビツト線対をビット線対列の一端側に延長さ
せて、データ入出力用の回路に直結させる訳にいかない
からである。これはビット線対の一端が終端させられて
、その延長線上の領域は他のビット線対に接続されたア
クティブプルアップ回路により占有されることによる０
単に従来通シにアレイの一端側のみにデータ入出力用の
回路を配置するだけではうまくいかない０これを簡単に
解決するには、データ入出力のための回路の少なくとも
一部をビット一対列の両端に並置すればよい口しかしこ
の構成では集積密度の点でやや不利を生じ勝ちであり、
また長いコラムアドレス線の引き回しなどによる寄生容
蓋増大によって速度的にも不利になることがある０ 上記の新たな問題を解決するためには、複数のビット線
対に対し、その両端に夫々、切換え回路全弁して共通に
アクティブプルアップ回路を設けることが有効である◎
選択ビット線対を常にアレイの一端側のアクティブプル
アップ回路に接続するような切換動作が可能になるから
である。この構成においては、ビット線対列の一端側の
みにコラムコーダ、コラム選択ゲート、データバス等を
配置すればよい。

更に、アクティブプルアップ回路をアレイ両端に配置し
た結果、いずれのブロック内のメモリセル行が選択され
た場合にも、全ブロックの分割ビット線対部分を順次動
作させねばならないという不利益も生じる・両端のアク
ティブプルアップ回路へ向って、一部ビット線対と他の
ビット線対とで互いに逆方向ヘビッｌ対ブロックの信号
を転送しなければならないからである。全ブロックを動
作させることは消費電力の増大をもたらす。これを解決
するためには、ブロック間に挿入されるゲート回路をア
レイの一端側のアクティ、ブプルアップ回路に接続され
るビット線に挿入されたもねと、他端のアクティブプル
アップ回路に接続されるビ、ト線に挿入されたものとで
異なる制御を行なうようにすればよい。ゲート回路制御
信号を別のものとすることで、各ビット線対毎にビット
線対ブロックの信号の転送方向が交互に逆方向でも不要
ブロック部分は切離して動作させずに、読出し動作を行
なえる。この構成の方が、第１図又は第２図の回路の場
合よシ最火消費電力を低減できる点でよシ効呆的である
。どのメモリセル行が選択されても、必ず動作させなく
て済むビット線対ブロックが存在するからである。

以下本発明を図面を参照した実施例によって更に詳しく
説明する。

（６）発明の実施例 第５図は本発明実施例の半導体記憶装置の要部回路を示
す図である０セルアレイは、制御信号Ｂ５Ｃｌが与えら
れるトランジスタＱ１ｏ１＋　ＱＩ１１４１Ｑｏｓ＋　
Ｑ＋□２．・・・・・・から成るゲート回路が各ビット
線対のほぼ中央に挿入されることによって、セルアレイ
ブロックＣＬＡＩとＣＬＡ２とに分割されている０各ブ
ロツクの分割ビット線対ＢＬＯ１，ＢＬＯＬ。

ＢＬＯ２，ＢＬＯ２，・・・・・・・・・　には夫々セ
ンス増幅器５ＡＯ１，５ＡＯ２，・・・・・・・・・　
が接続されている。そして各ビット線対一端にアクティ
ブプルアップ回ＭＡＰＯ，ＡＰ１．ＡＰ２．・・・・・
・・・が夫々接続されるが、セルアレイの一方の端に沿
ってビット線対１つ置きに偶数番目のアクティブプルア
ップ回路ＡＰＯ，ＡＰ２．・・・・・・・・が配置され
、他端に沿つて奇数番目のアクティブプルアップ回路Ａ
Ｐ１．・・・・・・が配置されていることが特徴的であ
る０各アクティブプルアップ回路の詳細は、第３図の回
路或いは他の従来回路形式であればよいので、説明を省
略する◎ 各アクティブプルアップ回路ＡＰＯ，ＡＰｌ、・・・は
、制御信号Ｂ５Ｃ２が与えられるトランジスタＱ＋ｏｔ
＋　Ｑ＋ｏｔ＋　Ｑｍ＋　Ｑ＋ｎ＋−−・・・から成る
ゲート回路を介して対応ビット線対に接続されている。

このゲート回路は必須ではないが、読出し動作時の見掛
は上のビット総容量を更に低減するためには設けてあっ
た方がよい◎ セルアレイ両端のアクティブプルアップ回路の外側には
、コラム選択ゲートを介して各ビット線対がデータバス
対へ接続されており、更にその外側にはコラム選択ゲー
トｔ−駆動するためのコラムデコーダ部が設けられる０
これらの回路がセルアレイの両側に設けられる訳である
◎しかし、単一のビット線対に着目すると、その回路及
び配置は第１図（ａ）のものと全く同様なので詳細説明
は省略する◎また回路動作についても同様である０従９
て第５図ではビット線チャージアップ回路やメモリセル
も図示を省略しであるが、これらについては第１図（ａ
）と同様の構成と理解されるべきである＠第５図実施例
の回路配置によると、各アクティブプルアップ回路は２
つのビット１対ピッチ分の幅の大きさに形成できる。逆
に、アクティブプルアップ回路の接続にもかかわらず、
ピッ）４１ｉ１対ピツチは同回路の配置ピッチの１／２
にまで狭くできる。それ故、ビット線対ピッチを十分狭
く設定でき集積密度向上を図ることができる０尚、第２
図の如く、センス増幅器を２つのブロック間で共用する
構成は本実施例回路でも採用してよいことは明らかであ
ろう。

第６図は本発明の他の実施例の半導体記憶装置の要部を
示す回Ｕ図である。本実通例装置の構成上の大きな特徴
の１つは、瞬接する２つのビット線対に対し、その両端
に夫々切換回路全弁して共通に接続されたアクティブプ
ルアップ回路を設けている点である。その、構成につい
て次に具体的に説明するが、第５図回路と同一部分には
同一番号を付して一部説明全省略ぐる・ メモリセルアレイはトランジスタＱ２゜ＨＩＱ２ｏｔ＋
Ｑ２０．Ｑ□８．・・・・・・・・・　から成るゲート
回路によってセルアレイＣＩ、ＡｌとＣＬＡ２に２分割
されている〇これらトランジスタのゲートには、請接す
るビット線対の組の一方側と他方側とで異なる制御信号
ダ◎、り、が与えられる。各分割ビット線対ＢＬ、、。

ＢＬｏ＋　＊　ＢＬｏｔ＋　ＢＬｏｔ＋　ＢＬｏ　ｒ　
ＢＬｏ　＋　ＢＬＩＩＩ　ＢＬＩＩＩ・・・・・・・・
・にはセンス増幅器５ＡＯ１＝　５ＡＯ２，５ＡＬＬ。

５Ａ１２．・・・・・・・・・が夫々接続されているが
、各センス増幅器には第５図実施例の場合とは異なり４
種のイネーブル信号５ＡＥＯ，５ＡＥ１．５ＡＥ２．Ｓ
ＡＥ３のいずれかが与えられる。

セルアレイＣＬＡＬ側ブロックの分割ビット線ＢＬＯＩ
＋−萌習−，ＢＬ＋ｓ、ＢＬｏ、・・・・・・・・・は
トランジスタＱｔｏ、＊　Ｑｉｏｓ　＋　Ｑ□＠　＊　
Ｑｔ＋ｓ　＋・・・・・・・・・から成るゲート回路を
介して、隣接するビット線対の組毎に共通にアクティブ
プルアップ回路ＡＰＯＩ、・・・・・・・・・に接続さ
れる。右側セルアレイＣＬＡ２のブロックでも同様であ
る。分割ビット線ＢＬｏ＊、ＢＬｏｔ、ＢＬＩＩ。

Ｂ　Ｌ、、　、　・＝−・　はトランジスタＱ　Ｒｏｌ
ｌ　Ｉ　Ｑｉｏｓ　＋　Ｑｔ＋ｓ　＊Ｑ□４．・・・・
・・・・・から成るゲート回路を介して、隣接ビット線
対組毎に共通にアクティブプルアップ回路ＡＰＯ２，・
・・・・・・に接続される＠各ビット線と各アクティブ
プルアップ回路とを接続する上記トランジスタ群は、制
御信号劇、と６とによって開閉される◎１つのビット線
対についてみると、その両端に６で制御されるゲート回
路と６で制御されるゲート回路が設けられ、隣接組の間
でその配置が左右反対となっていることに注意すべきで
ある。この構成によシ、いずれのビット線対も左右任意
の側のアクティブプルアップ回路に接続するよう〆、及
びダ、で切換え制御できることになるＯコラム選択回路
２０（ここではコラムデコーダ。

コラム選択ゲート及びデータバスを含めて一括したブロ
ックで示す）はアレイの一端側のみに配置される。これ
にアクティブプルアップ回路ＡＰ０．ＩＡＰｕｔ・・・
・・・・・・部分を通過して延長された各ビット線対が
接続される。

第６図実施例でも、１つのビット線対に沿っての読出し
動作時の各部分の電圧波形は、左右いずれのアクティブ
プルアップ回路へもビット線対上の信号電圧を転送する
ことがあυ得る点をさて置けば、基本的には第１図（ｂ
）と同様の波形となる０ただ各ゲート回路の開閉及び各
センス幅幅器の活イビＪ 性九の動作シーケンスに特別の考慮が加えられている０
この動作シーケンスを考慮することにより。

１回の続出しサイクル中、隣接組中の４つの分割ビット
線対１例えばＢ　Ｌｏｔ　、　ＢＬａ＋　、　Ｂ　Ｌｏ
ｗ　、百し；−０ＢＬＩ１１訂４＋　＋　Ｂ　Ｌｔｔ　
＋１冨、のうちのいずれか１つのブロック部分は、そこ
にあるセンス幅幅器も含めて、動作させなくて粱む０こ
のことは消費電力低減の効果をもたらす。

以下にこの動作シーケンスについて順序のみを例示する
。ワード線ＷＬｎが選択され、従ってメモリセルＭ　Ｃ
ｏ　ｎ　＊　Ｍ　Ｃｌｎ　＋　・・・・・・の行が選択
され。

且つそのうちのセルＭＣ０ｎの情報が読出されるサイク
ルの例である◎ここではビット線対ＢＬｏ＋。

Ｂ　Ｌｏｔ　ＩＢ　Ｌｏｔ　、Ｂ　Ｌｏｔ　、及びＢＬ
１１＋　ＢＬ＋ｔ＋　ＢＬ＋ｔｔ１んに付随する部分の
みについて言及する０他の組については、同様の動作と
なるからである０リセット期間中のプリチャージ動作等
は省略し、ワード線選択の時点から説明を始めることと
する。

■　ワード線ＷＬｎのレベルが立上シ、メモリセルＭＣ
ｏｎ＋ＭＣＩの記憶情報に応じた微小電位差が分割ビッ
ト線対Ｂ　ＬＨＩ　Ｂ　ＬＪＯＩ間及びＢＬｓｓ、ＢＬ
□間に現われる〇 ■　センス増幅器イネーブル信号５ＡＥ２及び５ＡＥ３
が立上る◎センス増幅器５ＡＯ２゜５Ａ１２が夫々上記
の微小電位差を拡大する＠■　制御信号グ８が立上る◎
他方の制御信号グ◎は低レベルに保たれ、分割ピッｌト
線対ＢＬ口。

ト線対Ｂ　Ｌｏｗ　、　Ｂ　Ｌｏｔの電位差はトランジ
スタＱｍｏｘ＋Ｑｔ◎、を介して分割ビット線対ＢＩ、
、、。

ＢＬ＋Ｈ側へ転送されろ＠ ■　センス増幅器イネーブル信号８ＡＥ１が立上り、セ
ンス増幅器５ＡＯＩが動作する＠イネーブル信号５ＡＥ
Ｏは低レベルに保たれ。

センス増幅器５ＡＬＬは動作しない。

■　制御信号グ、が立上る・らは低レベルのままである
＠従って読出すべきビット線対ＢＬｏｌ。

Ｂ　Ｌｏｔ上の信号は、トランジスタＱ＊ｏｓ＋　Ｑｔ
ｏ４を介して左側のアクティブプルアップ回路ＡＰｏ＋
へ転送される。他方、ビット線対ＢＬａ！。

ＢＬｔｔ上の信号はトランジスタＱｔ＋ｓ＋　Ｑ！１４
を介して右側のアクティブプルアップ回路ＡＰｎ＊へ転
送される〇 ■　アクティブプルアップイネーブル信号（図示は省略
）が立上り、各アクティブプルアップ回路ＡＰｏ＋＋　
ＡＰｏｔがプルアップ動作する〇再書込みレベルＫまで
増幅された信号は、上記と逆の経路で対応メモリセルに
戻る◎即ち、左側アクティブプルアップ回路ＡＰｏ＋か
ら。

トランジスタＱｔｏｓ＋　Ｑ２ｏ＊＋ビット線対Ｂ　Ｌ
　ｏｒ　。

ＢＬｏＩ、トランジスタＱｘｏ＋　ｒ　Ｑｘｏｍ　＋ビ
ット線対ＢＬｏｗ、ＢＬｏｔ　’ｅ経由しメモリセルＭ
Ｃ’Ｏｎへ。

右側アクティブプルアップ回路Ａ　Ｐ　ｏ　＊からは。

トランジスタＱｔｏ＋＋＋Ｑｍ。６．ビット線対ＢＬ□
。

ＢＬｎｅ経由してメモリセルＭＣ，ｎへ００　コラム選
択回路２０が動作し、アクティブプルアップ回路ＡＰ（
１１から延長するピッ）Ｍ対に接続されたコラム選択ゲ
ート（図示は省略）を開き、データバスへ読出しデータ
を送出する０ ■　ワード線ＷＬｎレベルが立下り、再書込み信号がメ
モリセルＭＣｏｎ、　ＭＣ，ｎ　Ｋ取込まれる０以上に
より１回の読出しサイクルを終了する０以上の動作は４
つの分割ビット線対ブロック中、Ｂ　Ｌｕ　、Ｂ　Ｌｌ
＋のブロックは全く動作させずに済んだ。他のブロック
のメモリセルを選択したときでも、常に４ブロツク中の
１つは動作させずに済むことは容易に理解されよう＠こ
れによシ消費電力の削減が可能になる０メモリセルＭＣ
ｏｎトは異なる分割ビット線対部分のメモリセルを選択
する際には、各ゲート回路の開閉及びセンス増幅器の活
性化の７−ケンスは異なってくる０しがし相違は上記の
例から容易に類推し理解できるであろう。

要は選択メモリセルの読出し信号全コラム選択回路２０
のある１ｌｌｌｌのアクティブプルアップ回路へ転送す
る如くシーケンスを制御することである。対応する組の
他方のビット線対上にある同一行のメモリセルからの信
号は他端側のアクティブプルアップ回路へ転送して、杓
書込み信号を得るようにする。

各ゲート回路制御用の信号’Ｏ＋Ｉ’ｌ或いは６゜グ、
及びイネーブル信ｆｓＡＥＯ−８ＡＥ３の７−ケンスは
、コラムアドレス信号及びローアドレス信号の各ｌピッ
Ｈ用いて切換え劃＃を行なうようにすればよいことは容
易に理解されよう。

以上の実施例によると、コラム選択回路をメモリセルア
レイの一端側のみに沿って設けられるので、乗積密度向
上に肩利であシ、アドレス線等の引き回しによる寄生容
量増大とそれによる速度低下の問題を解消できる効果を
持つ０更に、分割ビット線ブロックのうちの一部を読出
しサイクル中不動作に保てることにより消費電力を低減
できる効果がおる０常に一定数のブロックは不動作にで
き、最大消費電力の低減が可能という点が特に重要であ
る。

（７）発明の効果 以上のように、本発明によれば、実効的なビット線番ｊ
ｔｔ低減すべく、ビット線対途中にゲート回路を挿入し
て、ビット線対を複数ブロック部分に分割し、各々にセ
ンス増幅器を付随させた構成のメモリにおいて、アクテ
ィブプルアップ回路の挿入によるビット線配列ピッチ増
大という制約を解消し、集積密度同上の効果を達成する
ことができる・

【図面の簡単な説明】

第１図は既提案の半導体記憶装置の要部回路と動作波形
とを示す図、第２図はその変形回路の要地を示す図、第
３図は通常のアクティブプルアップ回路の例、第４図は
センス増幅器例、第５図は本発明実施例の要部回路図、
第６図は本発明の他の実施例の要部回路図を示す。 ＡＰＯ，ＡＰＩ、ＡＰ２・・・・・・　アクティブプル
アップ回路、 ＣＬＡｌ、ＣＬＡ２・・・・・・・・・・・メモリセル
アレイ。 ５ＡＯ１，５ＡＯ２・・・・・・・・・・・・　センス
増幅器。 壽　３　月 芥４６

Claims (1)

1. 【特許請求の範囲】 １、複数のメモリセルが夫々接続され配列された複数の
   ピッ＋−＋ａ対と、各ビットＪ対の途中に各ビット線対
   を複数ブロック部分に分割するように挿入されたゲート
   回路と、各ビット線対毎に接続された少なくとも１つの
   センス増幅器及びアクティブプルアップ回路とを具備し
   、読出し動作時には前記ゲート回路によってビット線対
   が複数ブロック部分に分離された状態で１選択されたメ
   モリセルの記憶情報に応じた信号電圧を対応するブロッ
   ク部分のビット線対にて帥記センス増幅器により増幅し
   、その後、増幅された信号電圧を前記アクティブプルア
   ップ回路によシ更に増大させる動作を行なうように構成
   されており、前記各アクティブプルアップ回路は対応す
   るビット％Ａ対のｌ一部に接続され、一部のアクティブ
   プルアップ回路はビット線対列の一端に且つ他のアクテ
   ィブプルアップ回路はビット線対列の他端に配置された
   ことを特徴とする半導体記憶装置。 ２、前記ビット線列の両端に某互に前記アクティブプル
   アップ回路が配置されたことを特徴とする特許請求の範
   囲第１項記載の半導体記憶装置◎３、前記客アクティブ
   プルアップ回路がビット線対列のピッチよシ大きな幅を
   有するよう対応ビット線対以外の他のビット線対の延長
   線上の部分を占有して設けられていることを特徴とする
   特許請求の範囲第１更又は第２項に記載の半導体記憶装
   置０ ４、複数のピッＢｍ対の組に対し、その両端において大
   々、切換え回路を介して共通に１つのアクティブプルア
   ップ回路が接続され％該組のうちいずれのビット線対が
   選択されたときにも、常に選択されたビット線対を一方
   の側のアクティブプルアップ回路に接続するように前記
   切換え回路を動作させ、ビット線対列の一方の側のみか
   ら説出しデータを送出するようにしたことを特徴とする
   特許請求の範囲第１項乃至第３項のいずれかに記載の半
   導体記憶装置＠ ５６選択された行の各メモリセルからみて、該メモリセ
   ルに対応するビット線対に対し、対応する若しくは前記
   切換え回路の動作により対応付けられるアクティブプル
   アップ回路とは反対側の位置に挿入された前記ゲート回
   路を遮断状態に保ったまま、祝出し動作全行なうように
   したことを特徴とする請求の範囲第１項乃至第４項のい
   ずれかに記載の半導体記憶装置◎