JPS60178071A - 電子機器 - Google Patents
電子機器Info
- Publication number
- JPS60178071A JPS60178071A JP59033612A JP3361284A JPS60178071A JP S60178071 A JPS60178071 A JP S60178071A JP 59033612 A JP59033612 A JP 59033612A JP 3361284 A JP3361284 A JP 3361284A JP S60178071 A JPS60178071 A JP S60178071A
- Authority
- JP
- Japan
- Prior art keywords
- data
- cpu
- ram
- information
- address
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Record Information Processing For Printing (AREA)
- Controls And Circuits For Display Device (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（技術分野）
本発明は、文章、画像を高速に出力するプリンタ、出力
端末等の電子機器に関する。
端末等の電子機器に関する。
（従来技術）
従来、電子機器例えば、文章、画像情報をビットイメー
ジとして出力する方式のプリンタにおいては上記情報を
ページ内のビット単位の任意の位置に展開する事が要求
されるが、メモリはＣＰＵの処理速度や効率上の関係か
ら４ないし８ビット単位の複数ビット単位で読み出し又
は書きこみが行なわれるのが普通であり、そのため、デ
ータをあらかじめＣＰＵ内のレジスタでビット単位でシ
フトし、然る後４ビツトなり８ビットなりの単位でメモ
リに書きこむという方法がとられている。
ジとして出力する方式のプリンタにおいては上記情報を
ページ内のビット単位の任意の位置に展開する事が要求
されるが、メモリはＣＰＵの処理速度や効率上の関係か
ら４ないし８ビット単位の複数ビット単位で読み出し又
は書きこみが行なわれるのが普通であり、そのため、デ
ータをあらかじめＣＰＵ内のレジスタでビット単位でシ
フトし、然る後４ビツトなり８ビットなりの単位でメモ
リに書きこむという方法がとられている。
しかし、上記方法では、特にレーザービームプリンタ（
ＬＢＰ）のような高速プリンタでは処理速度が間に合わ
ないという欠点があった。又、プリンタに限らずマイク
ロプロセッサ等を用いた種々の電子機器においては高速
化に問題がある場合が多かった。
ＬＢＰ）のような高速プリンタでは処理速度が間に合わ
ないという欠点があった。又、プリンタに限らずマイク
ロプロセッサ等を用いた種々の電子機器においては高速
化に問題がある場合が多かった。
（目 的）
以上の点に鑑み、本願発明の目的は、上記欠点を除去し
、高速に又、適切にデータ処理が可能な電子機器を提供
することにある。
、高速に又、適切にデータ処理が可能な電子機器を提供
することにある。
（実施例）
以下に図面を参照し本願発明について詳細に説明する。
第１図は本発明適用のレーザービームプリンタであるペ
ージプリンタの外観図である。
ージプリンタの外観図である。
１はプリンタ本体、２は操作表示部、３は電源スィッチ
である。又４は排紙部である。５は伝送ケーブルでホス
）・に接続されている。なおプリンタｌは、ネットワー
クにおける端末やＦ、 ａ ｘであってもよい。インタ
ーフェースとしては、セントロニクス社のインタフェー
ス方式、Ｒ３２３２−Ｃ方式又はビデオ信号を入力する
ようにしてもよい。又、操作表示部２はホストからデー
タが伝送されることを示すｒＯＮ ＬＩＮＥ Ｊキー、
エラーをスキップさせるためのｒ ＥＲＲＯＲ５ＫＩＰ
Ｊキー、その他、自己診断１手差し用のキーや、ページ
毎のプリントではなく伝送された所までのデータを出力
するためのキー等を有している。６はＲＯＭカートリッ
ジで、アルファベットや漢字等の文字フォントやプログ
ラムが格納されている。
である。又４は排紙部である。５は伝送ケーブルでホス
）・に接続されている。なおプリンタｌは、ネットワー
クにおける端末やＦ、 ａ ｘであってもよい。インタ
ーフェースとしては、セントロニクス社のインタフェー
ス方式、Ｒ３２３２−Ｃ方式又はビデオ信号を入力する
ようにしてもよい。又、操作表示部２はホストからデー
タが伝送されることを示すｒＯＮ ＬＩＮＥ Ｊキー、
エラーをスキップさせるためのｒ ＥＲＲＯＲ５ＫＩＰ
Ｊキー、その他、自己診断１手差し用のキーや、ページ
毎のプリントではなく伝送された所までのデータを出力
するためのキー等を有している。６はＲＯＭカートリッ
ジで、アルファベットや漢字等の文字フォントやプログ
ラムが格納されている。
本発明は、ＣＰＵが、次の命令を取り込む時間や他のデ
バイス類にアクセスしている時間を利用して、ＣＰＵの
動作とは独立にデータの処理、書き込みを行うことによ
り、ＣＰＵ自体の負荷を軽くし、データ処理の高速化を
も可能にするもので１図面を参照し、本願発明について
説明する。
バイス類にアクセスしている時間を利用して、ＣＰＵの
動作とは独立にデータの処理、書き込みを行うことによ
り、ＣＰＵ自体の負荷を軽くし、データ処理の高速化を
も可能にするもので１図面を参照し、本願発明について
説明する。
第２図は、未発り１の実施例を示すブロック図で第３図
は、本実施例のタイミングチャートを示す図である。ｆ
ＪＴｚ図においてｌｏｔはホストコンピュータからのコ
ード情報をもとに、図示しないデータ発生回路からＣＰ
Ｕによって読み出されたデータで１０２はそれをラッチ
するためのレジスタ、１０３は上記データ１０１を何ビ
ットシフトするかという情報１０４を出力するレジスタ
、１０５は読み出し専用メモリ（以下ＲＯＭと称す）、
１０６は１２８Ｋ ｂｙｔｅ ｃ７）ランダムアクセス
メモリ（以下ＲＡＭと称す）、１０７は前記ＲＡＭ１０
６から読み出したデータをラッチするためのレジスタ、
１０８はＯＲゲート、１１０はＣＰＵからのアドレス情
報１０９をラッチするだめのレジスタ、１１１は加算器
、１１２は本実施例のタイミングを制御するための主制
御装置、１１３はＣＰＵからの書きこみパルス１１４を
ラッチするだめのＤタイプフリップフロップ（以下ＤＦ
Ｆと称す）である。信号１１８はＲＡＭ１０６の連続し
たアドレスにデータを書きこむ際にＲＡＭへのアドレス
及びデータを指定するための信号で０ならばアドレスは
ＣＰＵの指定したアドレスであり、１ならばＣＰＵの指
定したアドレスに１が加埠される。
は、本実施例のタイミングチャートを示す図である。ｆ
ＪＴｚ図においてｌｏｔはホストコンピュータからのコ
ード情報をもとに、図示しないデータ発生回路からＣＰ
Ｕによって読み出されたデータで１０２はそれをラッチ
するためのレジスタ、１０３は上記データ１０１を何ビ
ットシフトするかという情報１０４を出力するレジスタ
、１０５は読み出し専用メモリ（以下ＲＯＭと称す）、
１０６は１２８Ｋ ｂｙｔｅ ｃ７）ランダムアクセス
メモリ（以下ＲＡＭと称す）、１０７は前記ＲＡＭ１０
６から読み出したデータをラッチするためのレジスタ、
１０８はＯＲゲート、１１０はＣＰＵからのアドレス情
報１０９をラッチするだめのレジスタ、１１１は加算器
、１１２は本実施例のタイミングを制御するための主制
御装置、１１３はＣＰＵからの書きこみパルス１１４を
ラッチするだめのＤタイプフリップフロップ（以下ＤＦ
Ｆと称す）である。信号１１８はＲＡＭ１０６の連続し
たアドレスにデータを書きこむ際にＲＡＭへのアドレス
及びデータを指定するための信号で０ならばアドレスは
ＣＰＵの指定したアドレスであり、１ならばＣＰＵの指
定したアドレスに１が加埠される。
なお、ＲＡＭ１０６に書き込まれた情報は、インクジェ
ットプリンタ、ＬＥＤプリンタやＬＢＰプリンタ等の各
種出力機器９９９に出力される。
ットプリンタ、ＬＥＤプリンタやＬＢＰプリンタ等の各
種出力機器９９９に出力される。
又、ＲＡＭ１０６は、マイクロプロセッサのような演算
装置であってもよい。
装置であってもよい。
なお、第３図における信号１０９のＶＡＬＩＤ状態は例
えば、順にＤＲＡＭ書きこみサイクル、次の命令とりこ
みサイクル、ＣＧ読み出しサイクル、ＤＲＡＭへの書き
こみサイクルである。又信号１０１も、同様に順に書き
込みデータ、命令情報、読み出しデータ、書きこみデー
タである。
えば、順にＤＲＡＭ書きこみサイクル、次の命令とりこ
みサイクル、ＣＧ読み出しサイクル、ＤＲＡＭへの書き
こみサイクルである。又信号１０１も、同様に順に書き
込みデータ、命令情報、読み出しデータ、書きこみデー
タである。
以下第２図及び第３図をもとに本実施例の動作の説明を
行なう。ＣＰＵからはあらかじめデータを何ビットシフ
トしてＲＡＭ１０６に書きこむかという情報がレジスタ
１０３に書きこまれているとする。
行なう。ＣＰＵからはあらかじめデータを何ビットシフ
トしてＲＡＭ１０６に書きこむかという情報がレジスタ
１０３に書きこまれているとする。
例えば第４図はデータのシフトを示す例であるが第４図
のようにデータ１０１をラッチしたデータ１１７を５ピ
ツ）・シフトして書きこむ場合には、レジスタ１０３に
は２進法でｒｌ’０１Ｊ という情報を書きこんでおく
。次にＲＯＭ１０５には第５図のような情報があらかじ
め書きこんである。例えば情報１０４（データ１０１を
何ビットシフトするかという情報）の内容が２進法でｒ
ｌ ＯＩＪで、信号１１８が「０」の時はアドレスはＣ
ＰＵの指定したアドレスで５ビツトシフトするという情
報であるのでＲＯＭ１０５の出力１１６はｒｏｏｏｏ０
１７ ＩＳ Ｉ５Ｊ （ＩｎはＯ又は１）で信Ｘ３１
ｔ ａがｒｌＪの時つまり、アドレスを１プラスするの
で出力１１６はｒＩ４ Ｉ３１２ ＨｌｏｏｏｏＪであ
る。
のようにデータ１０１をラッチしたデータ１１７を５ピ
ツ）・シフトして書きこむ場合には、レジスタ１０３に
は２進法でｒｌ’０１Ｊ という情報を書きこんでおく
。次にＲＯＭ１０５には第５図のような情報があらかじ
め書きこんである。例えば情報１０４（データ１０１を
何ビットシフトするかという情報）の内容が２進法でｒ
ｌ ＯＩＪで、信号１１８が「０」の時はアドレスはＣ
ＰＵの指定したアドレスで５ビツトシフトするという情
報であるのでＲＯＭ１０５の出力１１６はｒｏｏｏｏ０
１７ ＩＳ Ｉ５Ｊ （ＩｎはＯ又は１）で信Ｘ３１
ｔ ａがｒｌＪの時つまり、アドレスを１プラスするの
で出力１１６はｒＩ４ Ｉ３１２ ＨｌｏｏｏｏＪであ
る。
次にＲＡＭ１０６へデータを書きこむ動作について詳細
に説明する。ＣＰＵからはＲＡＭへ書きこむためのデー
タ１０１とアドレス情報１０９が出力され、次に書きこ
みパルス１１４が出力される（ｆ５３図の■）。
に説明する。ＣＰＵからはＲＡＭへ書きこむためのデー
タ１０１とアドレス情報１０９が出力され、次に書きこ
みパルス１１４が出力される（ｆ５３図の■）。
前記書きこみパルス１１４はその立ち上がりのエツジ（
第３図２０１）でＤＦＦ１１３にラッチされると同時に
、レジスタ１０２、レジスタ１１０にそれぞれデータ１
０１、アドレス情報１０９がラッチされる。ラッチされ
たアドレス情報は加算器１１１を経てＲＡＭ１０６に送
られ、所定のアクセスタイム（第３図■）を経た後、Ｒ
ＡＭ１０６からはそのアドレスのデータ１２１が出力さ
れ、主制御装置１１２からのパルス１２２（第３図■）
により、レジスタ１０７にラッチされる。
第３図２０１）でＤＦＦ１１３にラッチされると同時に
、レジスタ１０２、レジスタ１１０にそれぞれデータ１
０１、アドレス情報１０９がラッチされる。ラッチされ
たアドレス情報は加算器１１１を経てＲＡＭ１０６に送
られ、所定のアクセスタイム（第３図■）を経た後、Ｒ
ＡＭ１０６からはそのアドレスのデータ１２１が出力さ
れ、主制御装置１１２からのパルス１２２（第３図■）
により、レジスタ１０７にラッチされる。
ＯＲゲート１０８は、データ１１６を、ＲＡＭ１０６に
すでに書きこまれているデータに重ね古きするためのも
ので、これによって文字や図形の重ね書きを可能にする
。つまりレジスタ１０７の出力１２３とＲＯＭ１０５の
出力１１６はＯＲゲート１０８によってＯＲがとられ、
主制御装置１１２からの書きこみパルス１２４によりＲ
ＡＭ１０６に書きこまれる（第３図■）。
すでに書きこまれているデータに重ね古きするためのも
ので、これによって文字や図形の重ね書きを可能にする
。つまりレジスタ１０７の出力１２３とＲＯＭ１０５の
出力１１６はＯＲゲート１０８によってＯＲがとられ、
主制御装置１１２からの書きこみパルス１２４によりＲ
ＡＭ１０６に書きこまれる（第３図■）。
ＣＰＵは、本実施例による回路からのＷＡＩＴ信号１２
５がＯであれば、既に次の命令実行サイクルに移行して
いる。
５がＯであれば、既に次の命令実行サイクルに移行して
いる。
次に主制御装置１１２はデータ１１７をＲＯＭ１０５に
よりシフト処理した際、次のアドレスにはみ出た部分の
データをＲＡＭ１０６に書きこむため、信号１１８をＯ
から１にする（第３図３０５）。
よりシフト処理した際、次のアドレスにはみ出た部分の
データをＲＡＭ１０６に書きこむため、信号１１８をＯ
から１にする（第３図３０５）。
これによってＲＡＭ１０６のアドレスは加算器１１１に
より、ｌが加わる。またデータ１１６は、前記１１７の
はみ出た部分のデータになる。
より、ｌが加わる。またデータ１１６は、前記１１７の
はみ出た部分のデータになる。
次の書き込みサイクルにおいては前回と同様にしてＲＡ
Ｍからの情報１２】はパルス１２２によりレジスタ１０
７にラッチ（第３図■）され、ＯＲゲート１０８により
ＯＲがとられ、パルス１２４によりＲＡＭ１０６に書き
こまれる（第３図■）、この間にＣＰＵは次のデータ１
０１とアドレス情報１０９を用意し、第３図のタイミン
グ２０２でＣＰＵからの書き込みパルス１１４を１から
Ｏに下げるが、それと同時にＷＡＩＴ信号１２５が０か
ら１になり（第３図３００）、ＣＰＵに対してＷＡＩＴ
がかかるので、ＣＰＵはその状態でＷＡＩＴサイクルに
入る。ＲＡＭ１０６への書きこみが終γすると、主制御
装置１１２はパルス１２６を出力しく第３図■）、レジ
スタ１１３をクリアするためＷＡＩＴ信号１２５がＯレ
ベルになって（第３図３０１）ＣＰＵのｗＡＩＴサイク
ルが解除サレ、第３図のタイミング２０３で新たなアド
レス情報１０９とデータｌｏｔがレジスタ１１０とレジ
スタ１０２でラッチされ、主制御装置１１２は次のＲＡ
Ｍ書きこみサイクルに入る。
Ｍからの情報１２】はパルス１２２によりレジスタ１０
７にラッチ（第３図■）され、ＯＲゲート１０８により
ＯＲがとられ、パルス１２４によりＲＡＭ１０６に書き
こまれる（第３図■）、この間にＣＰＵは次のデータ１
０１とアドレス情報１０９を用意し、第３図のタイミン
グ２０２でＣＰＵからの書き込みパルス１１４を１から
Ｏに下げるが、それと同時にＷＡＩＴ信号１２５が０か
ら１になり（第３図３００）、ＣＰＵに対してＷＡＩＴ
がかかるので、ＣＰＵはその状態でＷＡＩＴサイクルに
入る。ＲＡＭ１０６への書きこみが終γすると、主制御
装置１１２はパルス１２６を出力しく第３図■）、レジ
スタ１１３をクリアするためＷＡＩＴ信号１２５がＯレ
ベルになって（第３図３０１）ＣＰＵのｗＡＩＴサイク
ルが解除サレ、第３図のタイミング２０３で新たなアド
レス情報１０９とデータｌｏｔがレジスタ１１０とレジ
スタ１０２でラッチされ、主制御装置１１２は次のＲＡ
Ｍ書きこみサイクルに入る。
本実施例においてはデータ１０１を８ビツト、アドレス
情報１０９を１６ビツトとして説明したが、他のビット
数についても実施可能なことはいうまでもない。
情報１０９を１６ビツトとして説明したが、他のビット
数についても実施可能なことはいうまでもない。
第６図は本発明の他の実施例を示すもので、第２図と同
一符号の説明は省略する。
一符号の説明は省略する。
１２８は、データ１０４が２進法でｒｏｏｏＪの時、信
号１３０をｌとＲＡＭ１０６への書き込みを制御する論
理回路である。
号１３０をｌとＲＡＭ１０６への書き込みを制御する論
理回路である。
データ１０４がｒｏ ００Ｊの時は、データ１１７を０
ビツトシフトする本を意味し、データ１１７が次のアド
レスにはみ出る部分が無いため、ＲＡＭ１０６の次のア
ドレスに書きこむ動作が必要ない。
ビツトシフトする本を意味し、データ１１７が次のアド
レスにはみ出る部分が無いため、ＲＡＭ１０６の次のア
ドレスに書きこむ動作が必要ない。
従ってこの時は信号１３０をｒｌＪにして、主制御装置
に伝え、ＲＡＭ１０６への書きこみ動作を１回のみにし
て、水回路のデータ処理速度を更に向上させようという
ものである。
に伝え、ＲＡＭ１０６への書きこみ動作を１回のみにし
て、水回路のデータ処理速度を更に向上させようという
ものである。
（効 果）
以上、詳述したように本願発明によりＣＰＵはＲＡＭへ
の書きこみ動作とは別に他の命令の実行が行なえるため
、ＣＰＵへの負荷が軽くなり、データの処理速度も著し
く向上し、更に超高速論理回路を用いる必要がないため
、コストが安くなるという効果があり、低価格で、高性
能な電子機器を提供することが可能となった。
の書きこみ動作とは別に他の命令の実行が行なえるため
、ＣＰＵへの負荷が軽くなり、データの処理速度も著し
く向上し、更に超高速論理回路を用いる必要がないため
、コストが安くなるという効果があり、低価格で、高性
能な電子機器を提供することが可能となった。
第１図は、本発明適用のプリンタの外観図である。
第２図は、本発明の実施例を示すブロフク図である。
第３図は、本実施例のタイミングチャートである。
第４図は、データのシフトの説明図である。
第５図は、ＲＯＭ１０５に格納されている情報の説明図
である。 第６図は、本発明の他の実施例を示す図である。 １０５はＲＯＭ、１２８は書き込み用の論理回路、１１
２は主制御装置、１０６はＲＡＭ。 孔番ｉｔ！、 得１番毘
である。 第６図は、本発明の他の実施例を示す図である。 １０５はＲＯＭ、１２８は書き込み用の論理回路、１１
２は主制御装置、１０６はＲＡＭ。 孔番ｉｔ！、 得１番毘
Claims (1)
- 【特許請求の範囲】 画像情報をヒツトイメージとして格納するメモリ手段、 」）η記メモリ手段に格納されたビットイメージを出力
する出力手段、 前記ビットイメージを前記メモリ手段上において重ね書
きする重ね書き手段。 前記重ね書き手段の動作をＣＰＵの命令によって起動し
、ＣＰＵが他の命令を実行している間に行うことを特徴
とする電子機器。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59033612A JPS60178071A (ja) | 1984-02-24 | 1984-02-24 | 電子機器 |
| FR8502588A FR2560412B1 (fr) | 1984-02-24 | 1985-02-22 | Appareil de traitement de donnees |
| GB08504824A GB2156558B (en) | 1984-02-24 | 1985-02-25 | Data processing apparatus |
| DE3506592A DE3506592C2 (de) | 1984-02-24 | 1985-02-25 | Aufzeichnungsgerät |
| US07/218,485 US5010513A (en) | 1984-02-24 | 1988-07-06 | Data processing apparatus |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59033612A JPS60178071A (ja) | 1984-02-24 | 1984-02-24 | 電子機器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60178071A true JPS60178071A (ja) | 1985-09-12 |
Family
ID=12391279
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59033612A Pending JPS60178071A (ja) | 1984-02-24 | 1984-02-24 | 電子機器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60178071A (ja) |
-
1984
- 1984-02-24 JP JP59033612A patent/JPS60178071A/ja active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6449665B1 (en) | Means for reducing direct memory access | |
| US5233334A (en) | Text display apparatus and a method of displaying text | |
| JPH0628022B2 (ja) | 文字図形出力装置 | |
| JPS60178072A (ja) | 電子機器 | |
| JPS62173526A (ja) | ペ−ジバツフア制御方式 | |
| US5471562A (en) | Printer having a bit shift function | |
| KR970000273B1 (ko) | 퍼스널 컴퓨터에서의 한글처리장치 | |
| JP2854301B2 (ja) | メモリアクセス回路 | |
| JP2771350B2 (ja) | 画像処理装置 | |
| KR0125586B1 (ko) | 레이저 프린터의 이미지 버퍼 클리어 장치 | |
| JP2808105B2 (ja) | フオント描画装置 | |
| JP2521087B2 (ja) | 画像輪郭ビットの生成方法 | |
| JPS5925226B2 (ja) | 文字図形表示装置 | |
| JPS60178073A (ja) | 電子機器 | |
| JPS61278886A (ja) | メモリアクセス装置 | |
| JPS60178770A (ja) | プリンタ制御装置 | |
| JPH01234249A (ja) | 演算処理回路 | |
| JPH0299352A (ja) | 券発行装置 | |
| JPH03121489A (ja) | フォントパターン生成装置 | |
| JPS6352183A (ja) | パタ−ン発生方式 | |
| JPH0457197B2 (ja) | ||
| JPS623294A (ja) | ビツトマツプム−バ− | |
| JPS6353589A (ja) | キヤラクタジエネレ−タのアクセス回路 | |
| JPS6188292A (ja) | デイスプレイ制御装置 | |
| JP2661150B2 (ja) | データ転送装置 |