JPS60180169A - 絶縁ゲ−ト型電界効果半導体装置 - Google Patents
絶縁ゲ−ト型電界効果半導体装置Info
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- JPS60180169A JPS60180169A JP59035529A JP3552984A JPS60180169A JP S60180169 A JPS60180169 A JP S60180169A JP 59035529 A JP59035529 A JP 59035529A JP 3552984 A JP3552984 A JP 3552984A JP S60180169 A JPS60180169 A JP S60180169A
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- Japan
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- drain region
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/80—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials
- H10D62/83—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials being Group IV materials, e.g. B-doped Si or undoped Ge
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D64/00—Electrodes of devices having potential barriers
- H10D64/60—Electrodes characterised by their materials
- H10D64/62—Electrodes ohmically coupled to a semiconductor
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（技術分野）
本発明ａ絶縁ゲートｕ篭界効果半導体装ｔに関する０
（従来技術）
絶縁ゲート型電界効果″＋導体装置の高集積化にエフ、
ソース・ドレイン拡散領域の面積？小さく、あるいａ拡
散層を浅くする傾同が生じる０工って、ソース・ドレイ
ン領域と金属電極と？啜続するためのコンタクト孔にお
いても、コンタクト孔がソース・ドレイン領域上に開口
できない場合が生じてくる。
ソース・ドレイン拡散領域の面積？小さく、あるいａ拡
散層を浅くする傾同が生じる０工って、ソース・ドレイ
ン領域と金属電極と？啜続するためのコンタクト孔にお
いても、コンタクト孔がソース・ドレイン領域上に開口
できない場合が生じてくる。
第１図に従来の絶縁ゲート型電界効果千尋体装置の一例
の断面図でめるＯ Ｐ型シリコン基板１１１’３ｒｃンース・ドレイン領域
が形５ｙ、ぎわ、ゲート酸化膜ｔｅｌ介（−て多結晶シ
リコンのゲート電極６が形成すね、ソース・ドレイン各
領域上にａコンタクト孔７．８が開口さね、アルミニウ
ムの金属電極９．ＩＯによＶ［気的に吸続されていた。
の断面図でめるＯ Ｐ型シリコン基板１１１’３ｒｃンース・ドレイン領域
が形５ｙ、ぎわ、ゲート酸化膜ｔｅｌ介（−て多結晶シ
リコンのゲート電極６が形成すね、ソース・ドレイン各
領域上にａコンタクト孔７．８が開口さね、アルミニウ
ムの金属電極９．ＩＯによＶ［気的に吸続されていた。
しかし、近年の急速な高密度化、高集積化に工９、第２
図【示す工うに、コンタクト孔７．８カソース・ドレイ
ン領域４． ５ｖｃ対して十分小さくあけることで＠な
くなり、めるいａソース・ドレイン領域４．５が浅くな
ったために１アルミニウムの金１ｊ４電極９． ｔｏの
アルミニウムがアロイスパイクにエリＰ型シリコン基板
ｌと短絡してしまい、従って、ソース・ドレイン鎖酸４
．５が電気的にシリコン基板ｌと短絡してしまい、半導
体装置としての動作上重大な不良が発生した。以上の高
業績に対する欠点の解決のためｖｃ従米ａ１第３図に示
すように、金属電極９．ｌＯとソース・ドレイン領域４
． ５との間に多結晶シリコン膜１２゜１３ｔ−介し、
また多結晶シリコン膜１２，１３ｒｃ導入したソース・
ドレイン領域と同一不純物を多結晶シリコン膜１２．１
３からシース・ドレイン領域へと拡散させてコンタクト
孔下のシリコン基板ｖｃ新しく不純物拡散領域１４．１
５’２形成することＶＣより、ソース・ドレイン領域４
．５からａスｔｌたところニ開口されたコンタクト孔の
場合でも電気的ｒｃシリコン基板と短絡してし１うこと
を防いできた０ しかし、半導体装置がさら／Ｃ高集積化されることに工
りすべてのコンタクト孔で対して多結晶シリコン膜會敷
詰めることａ５コンタクト孔？横９多結晶シリコン同志
の間隔（第３図の寸法ａ＞ｒｃ工り、集積化、微細化が
制限することｖｃなるという欠点會生じる○ （発明の目的） 不発明の目的に、上記欠点を除去し、すべてのコンタク
ト孔を多結晶シリコンで覆わなくてもよい構造を有し、
高密度で信頼性の高い絶縁ゲート型電界効果半導体装ｔ
ｔ提供することにある０（発明の構成） 本発明の絶縁ゲート型電界効果半導体装ｔｉｑ、半導体
基板の一４ｗＬ型領域に反対４電型のソース領域とドレ
イン領域とが形成され前記ソース領域及びドレイン領域
でそれぞれ金属電極が形成さね前記ソース領域に前記−
４’ｉｌＩ型領域と同じ電位が印加さね前記ドレイン領
域に前記−４電型領域と異ｙｚｈ電位が印加される絶縁
型電界効果′ｉｐ導体装置において、前記ドレイン領域
とドレイン電極との間に該ドレイン電極ｒ＊ａしている
金属と共晶反応しｒｃ （い物質の膜？設けたことｔ％
徴として構成される。
図【示す工うに、コンタクト孔７．８カソース・ドレイ
ン領域４． ５ｖｃ対して十分小さくあけることで＠な
くなり、めるいａソース・ドレイン領域４．５が浅くな
ったために１アルミニウムの金１ｊ４電極９． ｔｏの
アルミニウムがアロイスパイクにエリＰ型シリコン基板
ｌと短絡してしまい、従って、ソース・ドレイン鎖酸４
．５が電気的にシリコン基板ｌと短絡してしまい、半導
体装置としての動作上重大な不良が発生した。以上の高
業績に対する欠点の解決のためｖｃ従米ａ１第３図に示
すように、金属電極９．ｌＯとソース・ドレイン領域４
． ５との間に多結晶シリコン膜１２゜１３ｔ−介し、
また多結晶シリコン膜１２，１３ｒｃ導入したソース・
ドレイン領域と同一不純物を多結晶シリコン膜１２．１
３からシース・ドレイン領域へと拡散させてコンタクト
孔下のシリコン基板ｖｃ新しく不純物拡散領域１４．１
５’２形成することＶＣより、ソース・ドレイン領域４
．５からａスｔｌたところニ開口されたコンタクト孔の
場合でも電気的ｒｃシリコン基板と短絡してし１うこと
を防いできた０ しかし、半導体装置がさら／Ｃ高集積化されることに工
りすべてのコンタクト孔で対して多結晶シリコン膜會敷
詰めることａ５コンタクト孔？横９多結晶シリコン同志
の間隔（第３図の寸法ａ＞ｒｃ工り、集積化、微細化が
制限することｖｃなるという欠点會生じる○ （発明の目的） 不発明の目的に、上記欠点を除去し、すべてのコンタク
ト孔を多結晶シリコンで覆わなくてもよい構造を有し、
高密度で信頼性の高い絶縁ゲート型電界効果半導体装ｔ
ｔ提供することにある０（発明の構成） 本発明の絶縁ゲート型電界効果半導体装ｔｉｑ、半導体
基板の一４ｗＬ型領域に反対４電型のソース領域とドレ
イン領域とが形成され前記ソース領域及びドレイン領域
でそれぞれ金属電極が形成さね前記ソース領域に前記−
４’ｉｌＩ型領域と同じ電位が印加さね前記ドレイン領
域に前記−４電型領域と異ｙｚｈ電位が印加される絶縁
型電界効果′ｉｐ導体装置において、前記ドレイン領域
とドレイン電極との間に該ドレイン電極ｒ＊ａしている
金属と共晶反応しｒｃ （い物質の膜？設けたことｔ％
徴として構成される。
前記＃ｐｓ体基板基板４篭型領域ａ１−導可型甲導体基
板の一部の領域、−導電型もしくａ逆電型半導体基板上
ＶＣ設けら′１′また一導電型半導体層、ｔしくａ逆導
電型半導体基板に不純物導入ｒｃ ｘり形成された一４
可型ウェルであることを意味する〇（実施例） 次に、不発明の実施例について図面會用いて説明する〇 第４図ａ本発明の一実施例の断面図である。
板の一部の領域、−導電型もしくａ逆電型半導体基板上
ＶＣ設けら′１′また一導電型半導体層、ｔしくａ逆導
電型半導体基板に不純物導入ｒｃ ｘり形成された一４
可型ウェルであることを意味する〇（実施例） 次に、不発明の実施例について図面會用いて説明する〇 第４図ａ本発明の一実施例の断面図である。
第１図乃至第３図と同様にシリコン基板ｘｒｒ）’ ５
− 型とし、５ケソース領域、４會ドレイン領域とし、ソー
ス領域５にσシリコン基板ｌと同じ電位が印加され、ド
レイン領域４１ＣｒＪシリコン基板ｌと異なる電位が印
加されるものとする０ この絶縁ゲート型冒界効果半導体装置において、ドレイ
ン電極となる金属電極ｌＯとドレイン領域４との間に電
極ｌＯを形成している金属と汀共晶反応しｒくい物質の
層１７？設ける０金属電極１０がＭで作られているとき
、層１７０ドレイン領域４と同導電型の不純物？含んだ
多結晶シリコンあ；ｂ ＶｈＤＷ、 Ｍｏ、 Ｔａ、
Ｔｉ等の高融点金属おるいｒｒｗ。
− 型とし、５ケソース領域、４會ドレイン領域とし、ソー
ス領域５にσシリコン基板ｌと同じ電位が印加され、ド
レイン領域４１ＣｒＪシリコン基板ｌと異なる電位が印
加されるものとする０ この絶縁ゲート型冒界効果半導体装置において、ドレイ
ン電極となる金属電極ｌＯとドレイン領域４との間に電
極ｌＯを形成している金属と汀共晶反応しｒくい物質の
層１７？設ける０金属電極１０がＭで作られているとき
、層１７０ドレイン領域４と同導電型の不純物？含んだ
多結晶シリコンあ；ｂ ＶｈＤＷ、 Ｍｏ、 Ｔａ、
Ｔｉ等の高融点金属おるいｒｒｗ。
Ｍｏ、 Ｔａ、 Ｔｉと８血との化合物であるシリサイ
ドから成る群から少なくとも一つ選ばれる。この実施例
においてσ、ドレイン領域４ｒＸＮ型である〃為ら、ｍ
ｔ’ｙｒｒリン？ドープした多結晶シリコン會用いて層
１７？形収している。ドレイン領域４がＰ型であればホ
ウ素ｔドープした多結晶シリコンを用いる。層１７ｒＪ
コンタクト孔８１Ｃ絽出しているドレイン領域４を緩う
ように形成し、金属電極１０がドレイン領域４と直供Ｉ
ｃｅ触しない工す九する６一 ことが必要である。これに対し、ソース領域５と金属電
極５との間にａ層１７’に設ける必要ａない０ソース領
域５ｒｒシリコン基板ｌと同電位であるから、アロイス
パイクが起って短絡しても不良となること汀ないからで
ある０ 上記実施例で汀、−５ＩＩ型ケＰ型として説明したが、
−４１！型がへである場合も本発明全同様に適用できる
ことげ明らかである。また、上記実施例でｒｒ、 −ｓ
＊、型領域が半導体基板そのものの一部である場合ケ説
明したが、−導璽顧域が半導体基板上にエピタキシャル
成長法で成長させた層、例えばＮ型半導体基板上ＶＣ設
けたＰ型層もしくｒＮ型層であっても良いし、あるいａ
シリコン基板に設けた反対導電型のウェルであっても良
い○例えばへ型シリコン基板ｌｃＰウェル會設けＰウェ
ル？−４［型領域として、ここにＮチャンネルＭＯＳト
ランジスタ？作っても艮いし、Ｐ型シリコン基板１１ｃ
Ｎウェルを設けてヘウエル？−専電型領域として、ここ
ＶｃＰチャンネルＭ（Ｊ８）ランジスタ會作っても良い
のである。
ドから成る群から少なくとも一つ選ばれる。この実施例
においてσ、ドレイン領域４ｒＸＮ型である〃為ら、ｍ
ｔ’ｙｒｒリン？ドープした多結晶シリコン會用いて層
１７？形収している。ドレイン領域４がＰ型であればホ
ウ素ｔドープした多結晶シリコンを用いる。層１７ｒＪ
コンタクト孔８１Ｃ絽出しているドレイン領域４を緩う
ように形成し、金属電極１０がドレイン領域４と直供Ｉ
ｃｅ触しない工す九する６一 ことが必要である。これに対し、ソース領域５と金属電
極５との間にａ層１７’に設ける必要ａない０ソース領
域５ｒｒシリコン基板ｌと同電位であるから、アロイス
パイクが起って短絡しても不良となること汀ないからで
ある０ 上記実施例で汀、−５ＩＩ型ケＰ型として説明したが、
−４１！型がへである場合も本発明全同様に適用できる
ことげ明らかである。また、上記実施例でｒｒ、 −ｓ
＊、型領域が半導体基板そのものの一部である場合ケ説
明したが、−導璽顧域が半導体基板上にエピタキシャル
成長法で成長させた層、例えばＮ型半導体基板上ＶＣ設
けたＰ型層もしくｒＮ型層であっても良いし、あるいａ
シリコン基板に設けた反対導電型のウェルであっても良
い○例えばへ型シリコン基板ｌｃＰウェル會設けＰウェ
ル？−４［型領域として、ここにＮチャンネルＭＯＳト
ランジスタ？作っても艮いし、Ｐ型シリコン基板１１ｃ
Ｎウェルを設けてヘウエル？−専電型領域として、ここ
ＶｃＰチャンネルＭ（Ｊ８）ランジスタ會作っても良い
のである。
上記以外ｒ［第３図に示し７を従来例と同じであるＯこ
のように、一つのＭ（Ｊ８トランジスタにつきト・レイ
ン側コンタクト孔にのみ金属電極と共晶反応しにくい物
質の層會設ければ良く、ソース側コンタクト孔ｖｃＯ設
ける必要がないため、高密度化。
のように、一つのＭ（Ｊ８トランジスタにつきト・レイ
ン側コンタクト孔にのみ金属電極と共晶反応しにくい物
質の層會設ければ良く、ソース側コンタクト孔ｖｃＯ設
ける必要がないため、高密度化。
高集積化が可能となる０
次に、この実施例の製造方法について説明するＯ第５図
（ａＪ〜（ｆ）ｒ［第４図に示した実施例の製造方法１
１ｔ説明するための工程順に示した断面図でａるＯまず
、第５図（ａ）に示す工うに、Ｐ型７リコン基板ｌＯ上
に窒化シリコン膜を耐酸化マスクとする選択酸化法愛用
いて厚いフィールド酸化膜２ｖｉ−形成し、窒化シリコ
ン膜を除き、その場Ｐｆｒに５００Ａ程度の薄いゲート
酸化膜１６に形成し、その上（Ｃ多結晶シリコン會被層
し、バターニングしてゲート電極６管形成する０ 次に、第５図（ｂ）ＩＣ示す１’）ｖｃ、砒素などのへ
型不純物を高濃反にイオン注入し、Ｎ型のソース・ドレ
イン領域４．５會形成し、仄ｖｃ １ｏｏｏ１度の高温
でアニールする。そして３０００ Ａの厚さのＣＶＤ酸
化膜３會被看する０ 次に、第５図（ｃ）ＩＣ示す工うに、ドレイン領域４に
対してのみコンタクト孔會開孔し、開口後３０００八程
度の厚さの多結晶シリコン膜１７に被層し、続いてリン
拡散音する０こわに工９ドレイン領域上に開ロサワたコ
ンタクト孔からシリコン基板にリンが拡散さね、新しく
Ｎ型の不純物拡散領域１４が形成される。へ型の不純物
拡散領域１４ｒｆｆドレイン領域５と同一型不純物であ
り、たとえドレイン拡散層上に開口されたコンタクト孔
の一部がドレイン拡散層からげずれてＰ型シリコン基板
上に開口されていてもこのＮ型不純物領域１４が形成さ
れることＩＣぶ９１不艮となることａない０次に、第５
図（ｄ）に示す工うに、多結晶シリコン膜ｔ７會コンタ
クト孔の部分のみ？残し、除去するＯ ｇｒｃ、ｉ５図（ｅ）［示す工うｒｃｃ’ＶＤｒＲ化膜
１１管全面九被看する０ 次に、第５図（ｆ）ＩＣ示す工うに、リンガラス膜１２
を選択エツチングしてドレイン側コンタクト孔８９− を開口し、更ｒｃｃＶＤ酸化膜３ゲート酸化膜１６を選
択エツチングしてソース側コンタクト孔７￥ｒ開口する
０ソ一ス側コンタクト孔７ｒｒソース拡散層領域上に、
ドレイン側コンタクト孔８げドレイン領域４上に敷かね
た多結晶シリコン／１１７の上に開口される０ソース側
コンタクト孔７ｒＪソース領域５から多少ａずれてＰ型
シリコン基板ｌと短絡してもソース拡散層領域５ａ常ｒ
ｃＰ型シリコン基板ｌと同一電位であり、不良とａなら
ない０以上のようにして第４図に示した実施例の絶縁ゲ
ート型電界効果手導体装置會裏造することができる０上
記実施例ａ、Ｐ型シリコン基板會用いたＮチャンネルＭ
ＯＳトランジスタの場合で説明したが、ＰチャンネルＭ
Ｕ８トランジスタとＮチャンネルＭ０８）ランジスタの
同時に存在する相補型ＭＯ８字導体製置ｒｃおいても、
それぞわのトランジスタで同様ｒｃ実施することｔでき
るし、またＰチャンネルＭ０８）ランジスタ単独でも応
用できるのａ明らかである。
（ａＪ〜（ｆ）ｒ［第４図に示した実施例の製造方法１
１ｔ説明するための工程順に示した断面図でａるＯまず
、第５図（ａ）に示す工うに、Ｐ型７リコン基板ｌＯ上
に窒化シリコン膜を耐酸化マスクとする選択酸化法愛用
いて厚いフィールド酸化膜２ｖｉ−形成し、窒化シリコ
ン膜を除き、その場Ｐｆｒに５００Ａ程度の薄いゲート
酸化膜１６に形成し、その上（Ｃ多結晶シリコン會被層
し、バターニングしてゲート電極６管形成する０ 次に、第５図（ｂ）ＩＣ示す１’）ｖｃ、砒素などのへ
型不純物を高濃反にイオン注入し、Ｎ型のソース・ドレ
イン領域４．５會形成し、仄ｖｃ １ｏｏｏ１度の高温
でアニールする。そして３０００ Ａの厚さのＣＶＤ酸
化膜３會被看する０ 次に、第５図（ｃ）ＩＣ示す工うに、ドレイン領域４に
対してのみコンタクト孔會開孔し、開口後３０００八程
度の厚さの多結晶シリコン膜１７に被層し、続いてリン
拡散音する０こわに工９ドレイン領域上に開ロサワたコ
ンタクト孔からシリコン基板にリンが拡散さね、新しく
Ｎ型の不純物拡散領域１４が形成される。へ型の不純物
拡散領域１４ｒｆｆドレイン領域５と同一型不純物であ
り、たとえドレイン拡散層上に開口されたコンタクト孔
の一部がドレイン拡散層からげずれてＰ型シリコン基板
上に開口されていてもこのＮ型不純物領域１４が形成さ
れることＩＣぶ９１不艮となることａない０次に、第５
図（ｄ）に示す工うに、多結晶シリコン膜ｔ７會コンタ
クト孔の部分のみ？残し、除去するＯ ｇｒｃ、ｉ５図（ｅ）［示す工うｒｃｃ’ＶＤｒＲ化膜
１１管全面九被看する０ 次に、第５図（ｆ）ＩＣ示す工うに、リンガラス膜１２
を選択エツチングしてドレイン側コンタクト孔８９− を開口し、更ｒｃｃＶＤ酸化膜３ゲート酸化膜１６を選
択エツチングしてソース側コンタクト孔７￥ｒ開口する
０ソ一ス側コンタクト孔７ｒｒソース拡散層領域上に、
ドレイン側コンタクト孔８げドレイン領域４上に敷かね
た多結晶シリコン／１１７の上に開口される０ソース側
コンタクト孔７ｒＪソース領域５から多少ａずれてＰ型
シリコン基板ｌと短絡してもソース拡散層領域５ａ常ｒ
ｃＰ型シリコン基板ｌと同一電位であり、不良とａなら
ない０以上のようにして第４図に示した実施例の絶縁ゲ
ート型電界効果手導体装置會裏造することができる０上
記実施例ａ、Ｐ型シリコン基板會用いたＮチャンネルＭ
ＯＳトランジスタの場合で説明したが、ＰチャンネルＭ
Ｕ８トランジスタとＮチャンネルＭ０８）ランジスタの
同時に存在する相補型ＭＯ８字導体製置ｒｃおいても、
それぞわのトランジスタで同様ｒｃ実施することｔでき
るし、またＰチャンネルＭ０８）ランジスタ単独でも応
用できるのａ明らかである。
（発明の効果）
一１〇−
以上詳細に説明したＬうに、不発明によれば、高密度、
高集積度で信頼性の高い絶縁ゲート型電界効果半導体装
置が得られる。
高集積度で信頼性の高い絶縁ゲート型電界効果半導体装
置が得られる。
第１図乃至＠′３図に従来の絶縁ゲート型電界効果＃？
導体装置の例の断面図、第４図ａ本発明の一実施例の断
面図、第５図（ａ）〜（ｆＪＨ第４図に示す笑施例の製
造方法ｖｉ？説明するための工程順に示した断面図であ
る。 ｌ・・・Ｐ型シリコン基板、２・・・フィールド酸化膜
、３・・・ＣＶＤ酸化膜、４・・・Ｎ型ドレイン領域、
５・・・Ｎ型ソース領域、６・・・ゲート電極、７・・
・ソース側コンタクト孔、８・・・ドレイン側コンタク
ト孔、９゜ｌＯ・・・金属電極、１１・・・ＣＶＤ酸化
膜、１２．１３・・・多結晶シリコン膜、１４．１５・
・・不純物拡散領域、１６・・・ゲート酸化膜、１７・
・・共晶反応し／Ｃ（い物質の層。 カＩ閃
導体装置の例の断面図、第４図ａ本発明の一実施例の断
面図、第５図（ａ）〜（ｆＪＨ第４図に示す笑施例の製
造方法ｖｉ？説明するための工程順に示した断面図であ
る。 ｌ・・・Ｐ型シリコン基板、２・・・フィールド酸化膜
、３・・・ＣＶＤ酸化膜、４・・・Ｎ型ドレイン領域、
５・・・Ｎ型ソース領域、６・・・ゲート電極、７・・
・ソース側コンタクト孔、８・・・ドレイン側コンタク
ト孔、９゜ｌＯ・・・金属電極、１１・・・ＣＶＤ酸化
膜、１２．１３・・・多結晶シリコン膜、１４．１５・
・・不純物拡散領域、１６・・・ゲート酸化膜、１７・
・・共晶反応し／Ｃ（い物質の層。 カＩ閃
Claims (2)
- （１） 半導体基板の一導電型領域に反淘尋電型のソー
ス領域とドレイン領域とが形成されＩｔｌ記ソース領域
及びドレイン領域にそれぞれ金属電極が形成され前記ソ
ース領域に前記−２１！電型領域と同じ電位が印加され
前記ドレイン領域に前記−導電型領域と異なる電位が印
加される絶縁型電界効果半導体装置において、前記ドレ
イン領域とドレイン電極との間に該ドレイン電極ｅｗ成
している金属と共晶反応しにくい物質のＪｌｉｔ−設け
たことを特徴とする絶縁ゲート型電界効果午導体装置。 - （２） ″＋半導体基板一導電型領域が、−導電型半導
体基板の一部の領域、−尋［型もしくａ逆電型＃ｐ導体
基板上に設けられた−４［型千尋体層、もしくａ逆電型
半導体基板に不純物導入に工９形成された一導電型ウエ
ルである特許請求の範囲第（１）項記載の絶縁ゲート型
電界効果子導体装置０
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59035529A JPS60180169A (ja) | 1984-02-27 | 1984-02-27 | 絶縁ゲ−ト型電界効果半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59035529A JPS60180169A (ja) | 1984-02-27 | 1984-02-27 | 絶縁ゲ−ト型電界効果半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60180169A true JPS60180169A (ja) | 1985-09-13 |
Family
ID=12444259
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59035529A Pending JPS60180169A (ja) | 1984-02-27 | 1984-02-27 | 絶縁ゲ−ト型電界効果半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60180169A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62177969A (ja) * | 1986-01-31 | 1987-08-04 | Toshiba Corp | 半導体装置の製造方法 |
| JPH03157939A (ja) * | 1989-11-15 | 1991-07-05 | Nec Corp | 半導体装置 |
| US5166770A (en) * | 1987-04-15 | 1992-11-24 | Texas Instruments Incorporated | Silicided structures having openings therein |
| US5473181A (en) * | 1993-11-05 | 1995-12-05 | Siemens Aktiengesellschaft | Integrated circuit arrangement having at least one power component and low-voltage components |
| US5818091A (en) * | 1993-12-17 | 1998-10-06 | Samsung Electronics Co., Ltd. | Semiconductor device with selectively patterned connection pad layer for increasing a contact margin |
| US6653690B1 (en) | 1997-03-31 | 2003-11-25 | Nec Electronics Corporation | Semiconductor device comprising high density integrated circuit having a large number of insulated gate field effect transistors |
-
1984
- 1984-02-27 JP JP59035529A patent/JPS60180169A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62177969A (ja) * | 1986-01-31 | 1987-08-04 | Toshiba Corp | 半導体装置の製造方法 |
| US5166770A (en) * | 1987-04-15 | 1992-11-24 | Texas Instruments Incorporated | Silicided structures having openings therein |
| JPH03157939A (ja) * | 1989-11-15 | 1991-07-05 | Nec Corp | 半導体装置 |
| US5473181A (en) * | 1993-11-05 | 1995-12-05 | Siemens Aktiengesellschaft | Integrated circuit arrangement having at least one power component and low-voltage components |
| US5818091A (en) * | 1993-12-17 | 1998-10-06 | Samsung Electronics Co., Ltd. | Semiconductor device with selectively patterned connection pad layer for increasing a contact margin |
| US6653690B1 (en) | 1997-03-31 | 2003-11-25 | Nec Electronics Corporation | Semiconductor device comprising high density integrated circuit having a large number of insulated gate field effect transistors |
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