JPS60180338A - 並直列変換方式 - Google Patents
並直列変換方式Info
- Publication number
- JPS60180338A JPS60180338A JP3675184A JP3675184A JPS60180338A JP S60180338 A JPS60180338 A JP S60180338A JP 3675184 A JP3675184 A JP 3675184A JP 3675184 A JP3675184 A JP 3675184A JP S60180338 A JPS60180338 A JP S60180338A
- Authority
- JP
- Japan
- Prior art keywords
- signals
- shift register
- pulse
- fed
- parallel
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M9/00—Parallel/series conversion or vice versa
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Control Of Indicators Other Than Cathode Ray Tubes (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（ａｌ 発明の技術分野
本発明は並列データを直タリデータに変換する並直列変
換方式に関する。
換方式に関する。
（ｂ） 従来技術と問題点
ビットマツプディスプレイにおいて、画像メモリ内の画
像信号を表示する際、画法信号を所定（５）ビット単位
で取出し、これを直列歯１象信号に変換して表示部へ供
給する。この画像信号の並直列変換の方法としては、シ
フトレジスタを用いる第１の方法と、Ｎビットの画像信
号ン、一旦、レジスタにセットしたのち、該レジスタ内
の画像信号をマルチプレクサを用いて直列画像信号に変
換する第２の方法とがある。第１の方法ではソフトレジ
スタを構成する回路素子に高速のものを必要とし、また
第２の方法では、レジスタ及びマルチプレクサに高速用
回路素子を必要とする欠点があった。
像信号を表示する際、画法信号を所定（５）ビット単位
で取出し、これを直列歯１象信号に変換して表示部へ供
給する。この画像信号の並直列変換の方法としては、シ
フトレジスタを用いる第１の方法と、Ｎビットの画像信
号ン、一旦、レジスタにセットしたのち、該レジスタ内
の画像信号をマルチプレクサを用いて直列画像信号に変
換する第２の方法とがある。第１の方法ではソフトレジ
スタを構成する回路素子に高速のものを必要とし、また
第２の方法では、レジスタ及びマルチプレクサに高速用
回路素子を必要とする欠点があった。
（Ｃａ 発明の目的
本発明は上記の欠点を解決するためになされたもので、
変換回路の電力消費効率を向上する並直列変換方式の提
供ン目的とする。
変換回路の電力消費効率を向上する並直列変換方式の提
供ン目的とする。
（ｄｌ 発明の構成
本発明は、Ｎピントで構成される並列信号をＮビットの
直列信号に変換するシステムにおいて、Ｎより小なる数
のｎ個のシフトレジスタと、前記Ｎヒントの並列信号な
ｎ分割して前記ｎ個のシフトレジスタに並列にセント１
−る手段と、該ｎｉ［Ｉｉｌのシフトレジスタの出力信
号をｊ順次選択して出力する選択回路と、前記ｎ個のン
フトレジスタ乞順次駆動する制御手段とを設け、前記Ｎ
ビットの並列信号を前記ｎ個のソフトレジスタにセット
した際、該ｎ個のシフトレジスタを順次ソフト動作せし
め、該０１固のシフトレジスタから出力されるｌ１ｆＡ
の直列信号を順次選択して出力せしめることを特徴とす
る並直列変換方式である。以上のように本発明は、Ｎビ
ットの並列信号がセットされるソフトレジスタを複数（
１１個設け、該ｎ個のシフトレジスタからの出力信号（
直列信号）を、順次選択して取出すことにより、その選
択回路に低速用の回路素子を用うるように図ったもので
ある。
直列信号に変換するシステムにおいて、Ｎより小なる数
のｎ個のシフトレジスタと、前記Ｎヒントの並列信号な
ｎ分割して前記ｎ個のシフトレジスタに並列にセント１
−る手段と、該ｎｉ［Ｉｉｌのシフトレジスタの出力信
号をｊ順次選択して出力する選択回路と、前記ｎ個のン
フトレジスタ乞順次駆動する制御手段とを設け、前記Ｎ
ビットの並列信号を前記ｎ個のソフトレジスタにセット
した際、該ｎ個のシフトレジスタを順次ソフト動作せし
め、該０１固のシフトレジスタから出力されるｌ１ｆＡ
の直列信号を順次選択して出力せしめることを特徴とす
る並直列変換方式である。以上のように本発明は、Ｎビ
ットの並列信号がセットされるソフトレジスタを複数（
１１個設け、該ｎ個のシフトレジスタからの出力信号（
直列信号）を、順次選択して取出すことにより、その選
択回路に低速用の回路素子を用うるように図ったもので
ある。
ｔｅｌ 発明の実施例
以下、本発明を図面ｔこよって説明する。図面は本発明
の一実施例を説明するブロック図である。
の一実施例を説明するブロック図である。
実施例は、２４ビツトの並列信号ＣＤｒ〜１）２４）を
直列信号に変換する例である。本発明は、３個のシフト
レジスタ（８ビツト）■、２及び３を設け、その出力信
号をマトリクス回路４を用いて直列信号ｌこ変換するよ
うに図ったものである。図面において信号Ｄ１〜Ｄ、は
、セットパルス（周期：Ｔ／２）Ｓによりシフトレジス
タ１に一斉ｌこセットされ、同様に信号り、〜Ｄ、６は
シフトレジスタ２に、また信号ＤＩ７〜Ｄ２．はシフト
レジスタ３にセットされる。このように２４ビツトの信
号Ｄ１〜Ｄ７．．は、並列データとして、シフトレジス
タ１〜３に分割されてセットされる。パ！４／ス発生部
５から周期ＴなるパルスＰが発せられ、このパルスＰは
切替部６の接点（イ）を経てシフトレジスタ１へ送られ
ると共に、８進カウンタ７へ送られる。パルスＰにより
シフトレジスタｌが１＠？にソフトされることにより、
その出力端子Ａからは信号り、、Ｄ、が直列的に取出さ
れて、マトリクス回路４の入力端子ａへ送られる。従っ
てマトリクス（ロ）路４の出力端子Ｚからは、信号り、
〜Ｄ８が直列的に出力さｎ、表示部８へ送られる。一方
カウンタ７はパルスＰの数を“計数する８進カウンタて
あり、カウントアウトすると、制御パルスＥ １１５出
力される。この制御パルスＥは、３進カウンタ９を１ス
テップ歩進せしめるので、マトリクス回路４０入力端子
すが選択されて、その出力端子Ｚに結ばれる。また市１
］御パルスＥは、ｔ、ｌノ＠部６を接点仲）に切＠接続
するので、パルス発生部５カ＞Ｌ；）のパルスＰはソフ
トレジスタ杉へ送られる。これに伴いシフトレジスタ２
の出力端イＢからは、信号り。−Ｄ１６が直夕１的に出
力され、マトリクス回路４０入力端子すへ送られる。
直列信号に変換する例である。本発明は、３個のシフト
レジスタ（８ビツト）■、２及び３を設け、その出力信
号をマトリクス回路４を用いて直列信号ｌこ変換するよ
うに図ったものである。図面において信号Ｄ１〜Ｄ、は
、セットパルス（周期：Ｔ／２）Ｓによりシフトレジス
タ１に一斉ｌこセットされ、同様に信号り、〜Ｄ、６は
シフトレジスタ２に、また信号ＤＩ７〜Ｄ２．はシフト
レジスタ３にセットされる。このように２４ビツトの信
号Ｄ１〜Ｄ７．．は、並列データとして、シフトレジス
タ１〜３に分割されてセットされる。パ！４／ス発生部
５から周期ＴなるパルスＰが発せられ、このパルスＰは
切替部６の接点（イ）を経てシフトレジスタ１へ送られ
ると共に、８進カウンタ７へ送られる。パルスＰにより
シフトレジスタｌが１＠？にソフトされることにより、
その出力端子Ａからは信号り、、Ｄ、が直列的に取出さ
れて、マトリクス回路４の入力端子ａへ送られる。従っ
てマトリクス（ロ）路４の出力端子Ｚからは、信号り、
〜Ｄ８が直列的に出力さｎ、表示部８へ送られる。一方
カウンタ７はパルスＰの数を“計数する８進カウンタて
あり、カウントアウトすると、制御パルスＥ １１５出
力される。この制御パルスＥは、３進カウンタ９を１ス
テップ歩進せしめるので、マトリクス回路４０入力端子
すが選択されて、その出力端子Ｚに結ばれる。また市１
］御パルスＥは、ｔ、ｌノ＠部６を接点仲）に切＠接続
するので、パルス発生部５カ＞Ｌ；）のパルスＰはソフ
トレジスタ杉へ送られる。これに伴いシフトレジスタ２
の出力端イＢからは、信号り。−Ｄ１６が直夕１的に出
力され、マトリクス回路４０入力端子すへ送られる。
従ってこのマトリクス回路４の出力端子Ｚからは信号り
、〜Ｉ〕、６が直列的に出力され表示部８へ送られる。
、〜Ｉ〕、６が直列的に出力され表示部８へ送られる。
カウンタ７が再度カウントアウトすると、制御パルスＥ
がカウンタ９及び切替部らへ送られるので、マ） ＩＪ
クス回路４０入力端子Ｃが、その出ｙｊ端子Ｚに結は２
１．ると共に、パルスＰがシフトレジスタ３へ送らイア
、る。これに伴いシフトレジスタ３の出力端子Ｃからは
、信号Ｄ１フ〜Ｄ２．が直列的に取出されてマトリクス
回路４０入力端子Ｃへが直列信号として表示部８へ送ら
れる。上記で明らかな如く、図面におけるマトリクス回
路４及びカウンタ９には、従来に比し、低速用の回路素
子を用いることが可能となる。
がカウンタ９及び切替部らへ送られるので、マ） ＩＪ
クス回路４０入力端子Ｃが、その出ｙｊ端子Ｚに結は２
１．ると共に、パルスＰがシフトレジスタ３へ送らイア
、る。これに伴いシフトレジスタ３の出力端子Ｃからは
、信号Ｄ１フ〜Ｄ２．が直列的に取出されてマトリクス
回路４０入力端子Ｃへが直列信号として表示部８へ送ら
れる。上記で明らかな如く、図面におけるマトリクス回
路４及びカウンタ９には、従来に比し、低速用の回路素
子を用いることが可能となる。
（ｆ） 発明の効果
以上のように本発明による変換方式は、その変換構成要
素であるマトリクス部に比較的低速で動作する回路素子
な用いることができるので、装置が安価になると共に、
消費電力を節減できる利点を有する。
素であるマトリクス部に比較的低速で動作する回路素子
な用いることができるので、装置が安価になると共に、
消費電力を節減できる利点を有する。
図面は本発明の一実施例を説明するブロック図であり、
図中に用いた符号は矢の通りである。 Ｊ、２．３はシフトレジスタ、４はマトリクス回路、５
はパルス発生部、６は切替部、７は８進カウンタ、８は
表示部、９は３進カウンタ、Ａ、Ｂ。 Ｃ，Ｚは出力端子、Ｄ、Ｊ）、、Ｄ、、、ハロＩＤ１７
ＩＤ２４は信号、Ｅは制御パルス、Ｐはパルス、８はセ
ットパルス、Ｔは周期、ａ、ｂ、Ｃは入力端子、４１口
。 ハは接点を示す口
図中に用いた符号は矢の通りである。 Ｊ、２．３はシフトレジスタ、４はマトリクス回路、５
はパルス発生部、６は切替部、７は８進カウンタ、８は
表示部、９は３進カウンタ、Ａ、Ｂ。 Ｃ，Ｚは出力端子、Ｄ、Ｊ）、、Ｄ、、、ハロＩＤ１７
ＩＤ２４は信号、Ｅは制御パルス、Ｐはパルス、８はセ
ットパルス、Ｔは周期、ａ、ｂ、Ｃは入力端子、４１口
。 ハは接点を示す口
Claims (1)
- 複数ビットで構成される並列信号を直列信号に信号乞分
割して前記各々のソフトレジスタ６ｃ並列にセントする
手段と、該ソフトレジスタの出力信号を順次選択し、て
出力する選択回路と、前記ソフトレジスタを順次駆動す
る制御手段とを設け、前記複数ビットの並列信号を前記
シフトレジスタにセットした際、該シフトレジスタを順
次シフト動作せしめ、該シフトレジスタから出刃される
直列信号を順次選択して出方せしめることを特徴とする
並直列変換方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3675184A JPS60180338A (ja) | 1984-02-28 | 1984-02-28 | 並直列変換方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3675184A JPS60180338A (ja) | 1984-02-28 | 1984-02-28 | 並直列変換方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60180338A true JPS60180338A (ja) | 1985-09-14 |
Family
ID=12478433
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3675184A Pending JPS60180338A (ja) | 1984-02-28 | 1984-02-28 | 並直列変換方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60180338A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5827342A (en) * | 1996-04-30 | 1998-10-27 | Corning Incorporated | Treatment of glass substrates to compensate for warpage and distortion |
| KR100309618B1 (ko) * | 1996-12-13 | 2001-11-15 | 칼 하인쯔 호르닝어 | 병렬/직렬 변환기 |
| US6376010B1 (en) | 1996-12-16 | 2002-04-23 | Corning Incorporated | Germanium doped silica forming feedstock and method |
| US7016346B1 (en) | 1998-12-22 | 2006-03-21 | Switchcore A.B. | Apparatus and method for converting data in serial format to parallel format and vice versa |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4810337B1 (ja) * | 1970-10-09 | 1973-04-02 |
-
1984
- 1984-02-28 JP JP3675184A patent/JPS60180338A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4810337B1 (ja) * | 1970-10-09 | 1973-04-02 |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5827342A (en) * | 1996-04-30 | 1998-10-27 | Corning Incorporated | Treatment of glass substrates to compensate for warpage and distortion |
| KR100309618B1 (ko) * | 1996-12-13 | 2001-11-15 | 칼 하인쯔 호르닝어 | 병렬/직렬 변환기 |
| US6376010B1 (en) | 1996-12-16 | 2002-04-23 | Corning Incorporated | Germanium doped silica forming feedstock and method |
| US7016346B1 (en) | 1998-12-22 | 2006-03-21 | Switchcore A.B. | Apparatus and method for converting data in serial format to parallel format and vice versa |
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