JPS60181929A - マイクロプログラム制御式情報処理装置のリトライ方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （イ）発明の技術分野 本発明はマイクロプログラム制御式情報処理装置のりト
ライ方式に係り、特に情報処理装置の稼動を可及的に継
続維持せしめ得る能力を情報処理装置に付与せしめるよ
うにしたマイクロプログラム制御式情報処理装置のりト
ライ方式に関する。

（ロ）技術の背景 情報処理装置には、そこに融通性を持たせ得るマイクロ
プログラム制御式のものがある。この種情報処理装置で
あっても、ハード的に、又はハードウェア中を伝播する
信号間の電磁気的結合等により、その中に永久的な又は
過渡的なエラーが生じてしまうのを避けることができな
い。このようなエラーが発生した場合であっても、この
種装置の占める重要性、とりわけ一時たりともその停止
発生があっては社会的波及効果が大きくなる適用分野で
の重要性に鑑み、たとえ一時的な性能低下を来したとし
ても、その装置の持続した稼動を維持して置かなければ
ならないという要請がこの種装置には強く存在する。

このような要請に応え得る手段も実用化されてはいるも
のの、その手段の上記要請へ応えている程度はその在る
べき姿がらみるとそれにはなお不十分なものなしとはし
ないので、この種手段のなお一層の開発努力がめられて
いる。

（ハ）従来技術と問題点 従来の上述のようなエラーが発生した場合の対応手段は
次のようなものがある。即ち、情報処理装置にロードさ
れたプログラム内の成る命令の実行中に何らかの原因で
エラーが発生した場合には、エラーフラッグのりセント
等の処理をして再試行（リトライ）可能な命令であれば
その命令の再度の実行を行なう。そのようなりトライが
繰り返されて、そのリトライ回数が所定の回数に達して
も、なおエラーが生じてしまう場合にはチェックストッ
プし、装置の機能を停止せしめる如きものである。

従って、上述所定回数内にエラーが生じなくなる場合に
限って装置の機能が持続し得るに過ぎなかった。

仁）発明の目的 本発明は上述したような従来手段の有する欠点に鑑みて
為されたもので、その目的は、装置内に発生したエラー
を回避し得る処理パスをマイクロプログラムにより可能
な限り生成せしめてエラーが発生しても装置機能の持続
維持を実現し得るマイクロプログラム制御式情報処理装
置のりトライ方式を提供することにある。

（ホ）発明の構成 そして、この目的達成のため、本発明方式はマイクロプ
ログラム制御式情報処理装置において、命令の実行を遂
行するその命令のための異なるマイクロプログラムを記
憶手段に格納して置き、該命令の実行に際して当該命令
である旨を登録手段に登録した後、上記命令の実行に入
りその実行中にエラーが発生したときその実行に供され
ている上記複数のマイクロプログラムのうちの成るマイ
クロプログラムが所定回数繰り返されたこと及び上記登
録手段の登録表示に応答して上記命令のための他のマイ
クロプログラムを上記記憶手段から読み出して上記命令
の再試行に供せしめるようにしたものである。

（へ）発明の実施例 以下、添付図面を参照しながら本発明の詳細な説明する
。

第１図は本発明の一実施例を示す。この実施例はマイク
ロプログラム制御式情報処理装置の中で実施されるもの
である。この図において、Ｒ１はレジスタでこのレジス
タには、実行すべき命令の命令コードがセットされるよ
うに構成されている。

１はメモリで、このメモリはレジスタＲ１にセットされ
た命令コードでアクセスされ、その命令コードに対応す
るアドレスに命令のための実行の補助手段となる異なる
マイクロプログラムが後述メモリ２に用意されているか
否かの情報を格納しておくためのものである。Ｆはフラ
グセント手段で、メモリ１から上述情報が読み出される
ときその情報をセントし、該情報の不要となる時点にリ
セットされるように構成されている。Ｃはカウンタで、
このカウンタは命令の実行に供されているマイクロプロ
グラムの実行中にエラーが生じたときに再試行（リトラ
イ）されるそのマイクロプログラムの再試行回数をカウ
ントするためのものである。

３はアドレス生成回路で、この回路はレジスタＲ１、フ
ラグセット手段Ｆ、カウンタＣ及び後述レジスタＲ２の
一部出力に応答して後述するような態様でメモリ２をア
クセスするためのアドレスを生成するものである。メモ
リ２には、実行すべき命令かりトライ可能な命令である
場合に、その命令を装置内の異なる構成要素を使って同
一の処理を遂行せしめ得るマイクロプログラムが必要に
応じ得るだけ格納されている。

レジスタＲ２はメモリ２の出力を保持するものであり、
その出力は計算機（情報処理装置）全体の制御に用いら
れる制御信号の生成のための出力部と、次に実行するマ
イクロ命令のためのアドレス生成に供される出力部とを
備えている。

次に、上述要部構成の中での動作態様を説明する。

命令の実行が開始されると（第２図のステップＳｌ）、
その命令の命令コードがレジスタＲ１にセントされる。

そのような命令は説明の都合上、その第２オペランドに
よって指定される上記情報処理装置の主記憶装置ＭＳの
アドレスに格納されている内容をその第１オペランドに
よって指定される上記情報処理装置の汎用レジスタＧＲ
にセットすべきことを指示するものであるとし、その命
令コードを１８とする。又、上記例示の命令（以下、１
８命令と称する。）を次のような２つの方法（処理パス
）で実行し得るように上記情報処理装置の２つのレジス
タＡ及びレジスタＢを用いるものとする。

方法１ニ ステップ■；主記憶２装置ＭＳの読み出しデータをレジ
スタＡにセットする（これ をＡ−ＭＳと表わす）。

ステップ■；レジスタＡのデータを第１オペランドで指
定される汎用レジスタＧ Ｒにセントする（これをＧＲ−Ａ と表わす。） 方法２ニ ステップ■；主記憶装置ＭＳの読み出しデータをレジス
タＢにセントする（これ をＢ−ＭＳと表わす）。

ステップ■；レジスタＢのデータを第１オペランドで指
定される汎用レジスタＧ Ｒにセントする（これをＧＲ−Ｂ と表わす）。

上述のようにしてセントされた命令コードに対応するメ
モリ１のアドレスからその命令のための補助手段となる
マイクロプログラムが在るか否かを示す情報が読み出さ
れ、その情報の有無（ステップ３２）に従ってフラグセ
ット手段Ｆがオンにセットされるか、オフの状態に保た
れる（ステップ３３．３４）。

そして、通常のマイクロプログラムである方法１による
実行に入る（これをマイクロＡの実行と呼ぶ）。この実
行においてアドレス生成の単純化のためそのアドレス生
成は次のようにしてアドレス生成回路３で生成される。

即ち、上述マイクロへの実行のための実行開始アドレス
は実行すべき命令の命令コードの下位に０を付加したメ
モリ２のアドレスとされており、これに続いて次に読み
出されるマイクロ命令のアドレスはその読み出される前
に実行されたマイクロ命令内のアドレス情報を基にして
生成される。これを上記段剥において説明すると、レジ
スタＲ１にセットされた命令コードを１８とすると、ア
ドレス生成回路３によりアドレス１８０を生成する。メ
モリ２のアドレス１８０にマイクロ命令Ａ−ＭＳが格納
されており、そのマイクロ命令がメモリ２から読み出さ
れレジスタＲ２にセントされてそのマイクロ命令が実行
される。このマイクロ命令には次に実行すべきマイクロ
命令ＧＲ−７Ａが格納されているアドレスを示す情報を
も有しており、この情報がアドレス生成回路３へ送られ
てマイクロ命令ＧＲ−Ａが格納されているメモリ２のア
ドレスの生成に供される。その生成されたアドレスでメ
モリ２がアクセスされ、マイクロ命令ＧＲ−Ａがレジス
タＲ２に読み出されその実行が行なわれる（ステップＳ
５）。その完了までにエラーが生じないならば（ステッ
プＳ６のＮＯ）、カウンタＣ１フラグセット手段Ｆをリ
セットして（ステップ３７）その命令は終了する（ステ
ップ３Ｂ）。

上述マイクロへの実行においてエラーが発生する（例え
ばパリティエラーの発生）ならば（ステップＳ６のＹＥ
Ｓ）　、そのエラー処理をして（ステップ３９）リトラ
イ可能か否かの判定をステップ３１０で行なう。その判
定が否定であるならば（ステップＳＩＯのＮＯ）、チェ
ックストップ（ステップ５１１）となる。逆に、判定が
肯定であるならば（ステップＳ１０のＹＥＳ）、カウン
タＣを更新する（ステ・７プ５１２）。

そして、その更新されたカウント値が先ず第１の予め決
められたりトライ回数値、例えば８より小さいか否かの
、判定がステップＳ１３で行なわれ、その判定が否定で
あるならばステップＳｌｌへ進み、チェックストップと
なるが、け定であるならば（ステップＳ１３のＹＥＳ）
第２の予め決められたりトライ回数値、例えば４より小
さいか否かの判定がステップ５１４で行なわれる。その
判定が肯定であるならば（ステップＳ１４のＹＥＳ）、
ステップＳ５へ戻って再度のマイクロＡの実行に入る。

そのリトライされるマイクロＡの実行においてエラーが
発生しないならば、それに相当する上述の場合と同様ス
テップＳ７，３８へ進み、命令の正品終了となる。

そのリトライ中のマイクロＡの実行においてもエラーが
生じ、リトライが繰り返されてそのリトライ回数が第２
の予め決められた回数、例えば４になると、ステップＳ
１４からステップＳ１５へ進む。ステップＳ１５におい
て、フラグＦがオフになっていることが示される、即ち
上述１８命令がその命令を代替処理する補助手段である
上述のような方法２（これをマイクロＢと呼ぶ。）が用
意されていないならば、ステップ３１５から上述したス
テップＳ５へ進み、マイクロＡの実行に入るが、フラグ
Ｆがオンになっている、即ちマイクロＢが用意されてい
るならば、ステップ３１６へ進む。

ここに制御が進んで来ると、上述１８命令を異なる処理
バスで実行させるべく、マイクロ命令アドレスの生成を
司るアドレス生成回路３のアドレス生成態様は次のよう
に変更される。即ち、その命令に用意されているマイク
ロＢの実行開始アドレス（先頭アドレス）の生成のため
、上述マイクロＡの先頭アドレス１８０の特定ビットで
ある最下位ビットを反転したアドレス即ち１８１を発生
する。このようなアドレス生成により補助手段の切替え
の容易性が得られる。

こうして生成された先頭アドレス１８１には、上述箱２
の方法のためのマイクロ命令Ｂ−ＭＳが格納されており
、このマイクロ命令の実行により上述１８命令の実行が
レジスタへの代りにレジスタＢが使用されてなされるこ
とになる。アドレス１８１のマイクロ命令には次に実行
されるマイクロ命令ＧＲ−Ｂの格納されているアドレス
を示す情報を有しているから、その情報がアドレス生成
回路３へ送られてマイクロ命令ＧＲ−Ｂのアドレスの生
成に供される。このマイクロ命令の実行により１８命令
は終了するが、その実行中にエラーが生ずると、ステッ
プＳ６，３９，３１０．Ｓ１２、Ｓ１３．Ｓ１４．Ｓ１
５，５１６のループが繰り返される。その総リトライ回
数が第１の予め決められた値例えば８を超えるとチェッ
クストップとなるが、それに至るまでのマイクロＢの実
行によってエラーが発生しなくなるならば、たとえマイ
クロＡにょろりトライではエラーの回避を為し得なくと
も、マイクロＢによればエラーの回避への可能性を増大
し得ることとなり、エラーの発生から惹起・υしめられ
る不具合の排除の可能性は従来法であるマイクロ八たけ
によるリトライよりも増進せしめられることになる。そ
して、本発明は単なるマイクロＢの２追加に留まらず、
複数の補助手段をマイクロＡと共に融合させる手段をも
提供するものであり、これにより上述不具合の排除度合
を一段と強化し得るものである。

このような作用効果を得るための手段として、例えばメ
モリ２に対応する補助手段を用意しておき、その各別の
補助手段へのアクセスにフラグのトリー構造を関与せし
めることも１つの技法であるが、これに限定されるもの
ではない。

（ト）発明の効果 以上述べたように、本発明によれば、 ■命令の処理バスの柔軟な設定を可能にし、■以て特定
処理バスに生ずるエラーの回避を可能な限り為し得るよ
うにして、 ■装置機能の継続維持を図り、その装置の信頼性を高揚
させ得る、等の効果が得られる。

【図面の簡単な説明】

第１図は本発明の一実施例を示す図、第２図は第１図実
施例の動作説明に用いるフローチャートである。 図中、１．２はメモリ、３はアドレス生成回路、Ｒ１，
Ｒ２はレジスタ、Ｆはフラグセット手段、Ｃはカウンタ
である。 第１１スｌ

Claims (2)

【特許請求の範囲】
1. （１）　マイクロプログラム制御式情報処理装置におい
   て、命令の実行を遂行するその命令のための異なるマイ
   クロプログラムを記憶手段に格納して置き、該命令の実
   行に際して当該命令である旨を登録手段に登録した後、
   上記命令の実行に入りその実行中にエラーが発生したと
   き、その実行に供されている上記複数のマイクロプログ
   ラムの。うちの成るマイクロプログラムが所定回数繰り
   返されたこと、及び上記登録手段の登録表示に応答して
   上記命令のための他のマイクロプログラムを上記記憶手
   段から読み出して上記命令の再試行に供せしめるように
   したことを特徴とするマイクロプログラム制御式情報処
   理装置のりｌ・ライ方式。
2. （２）上記登録手段は上記命令の命令コードに応答して
   該命令に上記界なるマイクロプログラムが用意されてい
   る旨を出力し得る記憶手段と、該記憶手段の出力によっ
   てフラグがセットされるフラグセット手段とから成るこ
   とを特徴とするマイクロプログラム制御式情報処理装置
   のりトライ方式。