JPS60182759A - 論理回路 - Google Patents
論理回路Info
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- JPS60182759A JPS60182759A JP59037460A JP3746084A JPS60182759A JP S60182759 A JPS60182759 A JP S60182759A JP 59037460 A JP59037460 A JP 59037460A JP 3746084 A JP3746084 A JP 3746084A JP S60182759 A JPS60182759 A JP S60182759A
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- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
- H03K19/0952—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using Schottky type FET MESFET
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- H03—ELECTRONIC CIRCUITRY
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- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/01—Modifications for accelerating switching
- H03K19/017—Modifications for accelerating switching in field-effect transistor circuits
- H03K19/01707—Modifications for accelerating switching in field-effect transistor circuits in asynchronous circuits
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- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
- H03K3/356—Bistable circuits
- H03K3/356017—Bistable circuits using additional transistors in the input circuit
- H03K3/356052—Bistable circuits using additional transistors in the input circuit using pass gates
- H03K3/35606—Bistable circuits using additional transistors in the input circuit using pass gates with synchronous operation
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- Junction Field-Effect Transistors (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
発明の技術分野
本発明は、接合形またはショットキ障壁ゲート形の電界
効果トランジスタを用いたＥ−Ｅ構成のインバータ回路
等の論理回路に関する。
効果トランジスタを用いたＥ−Ｅ構成のインバータ回路
等の論理回路に関する。
従来技術と問題点
ガリウム・ヒ素（ＧａＡｓ）半導体基板を用いた集積回
路は高速性に注目されているが、色々叩題もあり、ＭＯ
Ｓ型のＦＥＴ（電界効果トランジスタ）が作りずらく、
接合型またはショットキ障壁ゲート形になるなどはその
１つである。現在のＦＥＴＬＩＩ：ＭＯＳ形が多いが、
これはエンハンスメント形ＦＥＴが容易に作れるからで
ある。論理回路に広く用いられるインバータの負荷トラ
ンジスタにはディプレッション（Ｄ）形及びエンハンス
メント（Ｅ）形ＦＥＴが用いられるが、ドライバトラン
ジスタには一般にエンハンスメント形ＦＥＴが用いられ
る。接合形ＦＥＴは普通はディプレッション形である。
路は高速性に注目されているが、色々叩題もあり、ＭＯ
Ｓ型のＦＥＴ（電界効果トランジスタ）が作りずらく、
接合型またはショットキ障壁ゲート形になるなどはその
１つである。現在のＦＥＴＬＩＩ：ＭＯＳ形が多いが、
これはエンハンスメント形ＦＥＴが容易に作れるからで
ある。論理回路に広く用いられるインバータの負荷トラ
ンジスタにはディプレッション（Ｄ）形及びエンハンス
メント（Ｅ）形ＦＥＴが用いられるが、ドライバトラン
ジスタには一般にエンハンスメント形ＦＥＴが用いられ
る。接合形ＦＥＴは普通はディプレッション形である。
しかし接合形ＦＥＴでもチャネルの不純物総量を減らす
ことによりエンハンスメント形（厳密にはノーマリオフ
形）にすることができる。接合形ＦＥＴを使った論理回
路は、■ＦＥＴのスレッショールド電圧を精密に制御す
る必要がある（±０．０ＩＶ）、■ゲート接合にビルト
イン電圧（Ｇ ａ Ａ ｓショットキ接合の場合０．７
Ｖ）以上の順方向電圧を掛けられないので論理振幅が小
さい、という製造上、設計上の問題点−があるが、逆に
、■論理振幅が小さいため低消費電力であり、また高速
である、■ＧａＡｓ等Ｓｉ以外の半導体を用いることに
より超高速ＩＣを実現できるという可能性もある。
ことによりエンハンスメント形（厳密にはノーマリオフ
形）にすることができる。接合形ＦＥＴを使った論理回
路は、■ＦＥＴのスレッショールド電圧を精密に制御す
る必要がある（±０．０ＩＶ）、■ゲート接合にビルト
イン電圧（Ｇ ａ Ａ ｓショットキ接合の場合０．７
Ｖ）以上の順方向電圧を掛けられないので論理振幅が小
さい、という製造上、設計上の問題点−があるが、逆に
、■論理振幅が小さいため低消費電力であり、また高速
である、■ＧａＡｓ等Ｓｉ以外の半導体を用いることに
より超高速ＩＣを実現できるという可能性もある。
第１図（ａｌは一般的なｎチャネルＭＯＳ ＦＥＴによ
るＥ／Ｅ構成インバータで、Ｑｌは駆動ＦＥＴ、Ｑ２は
負荷ＦＥＴであり、これらはいずれもエンハンスメント
形である。ＶＩＮは入力、Ｖ ０ＬＩＴば出力であり、
ＶＤＤは電源、ＣＯＭは共通グランドである。負荷ＦＥ
ＴＱ２はゲートとドレインが接続されたＭＯＳダイオー
ドであり、ＶＤＤが所定値以上なら審時オンである。順
方向立上り電圧ばＦＥＴＱ２のスレッショールド電圧Ｖ
ｔｈ２により変わる。同図１ｂ）のＡはＦＥＴ Ｑ＋の
ドレインＩ−Ｖ特性曲線で、横軸はドレイン・ソース間
電圧ＶＤＳ、縦軸はドレイン電流Ｉ Ｄ’ である。Ｖ
ｔｈ＋はＦＥＴＱｌのスレッショールド電圧を示す。
るＥ／Ｅ構成インバータで、Ｑｌは駆動ＦＥＴ、Ｑ２は
負荷ＦＥＴであり、これらはいずれもエンハンスメント
形である。ＶＩＮは入力、Ｖ ０ＬＩＴば出力であり、
ＶＤＤは電源、ＣＯＭは共通グランドである。負荷ＦＥ
ＴＱ２はゲートとドレインが接続されたＭＯＳダイオー
ドであり、ＶＤＤが所定値以上なら審時オンである。順
方向立上り電圧ばＦＥＴＱ２のスレッショールド電圧Ｖ
ｔｈ２により変わる。同図１ｂ）のＡはＦＥＴ Ｑ＋の
ドレインＩ−Ｖ特性曲線で、横軸はドレイン・ソース間
電圧ＶＤＳ、縦軸はドレイン電流Ｉ Ｄ’ である。Ｖ
ｔｈ＋はＦＥＴＱｌのスレッショールド電圧を示す。
ＢはＭＯＳ ＦＥＴ Ｑ２による負荷線で、このＶ−１
特性は ＩＬ＝β２ （ＶＤＤ ＶＯＩＩＴ −Ｖｔｈ２）なる
変化（２乗特性）を示す。こ＼でＩＬは負荷電流部ぢＱ
２の電流である。出力電圧■。ＵＴはＡ。
特性は ＩＬ＝β２ （ＶＤＤ ＶＯＩＩＴ −Ｖｔｈ２）なる
変化（２乗特性）を示す。こ＼でＩＬは負荷電流部ぢＱ
２の電流である。出力電圧■。ＵＴはＡ。
Ｂ線の交点としてまるが、負荷ＦＥＴＱ２のスレッショ
ールド電圧Ｖｔｈ２を適当に選ぶことで所望振幅の出力
が得られる。
ールド電圧Ｖｔｈ２を適当に選ぶことで所望振幅の出力
が得られる。
一方、接合形ＦＥＴの場合は第２図（ａｌの如く、第１
図ｔａ）のＭＯＳ ＦＥＴのインバータと同様構成とす
ると負荷ＦＥＴＱａは単なるダイオードとして働き、Ｆ
ＥＴＱａのスレッショールド電圧Ｖｔｈ２を変えても負
荷特性は変らない。即ち同図（ｂｌでＡはＦＥＴＱ３の
Ｉ−Ｖ特性曲線であり、またＢはＦＥＴＱ４による負荷
線であるが、この負荷線Ｂの実線はＶＤＤ ＶＯＵＴ
＜Ｖｂｉの場合で（Ｖｂｉはビルトイン電圧）、この場
合はゲート電流は流れず、ＭＯＳと同じに １Ｌ＝β２ （ＶＤＤ−ＶＯＬＩＴ ” ｔｈ２）２と
なる。これに対し破線はＶＤＤ ＶＯＵＴ ＞Ｖｂｉの
場合で、ゲート接合に順方向飽和電流ＩＬが流れ、Ｌ
Ｌ−Ｉ Ｓ ｅＸｐ （ｒ、’ｒｒｓ （ＶＤｎ−■ｏ
ｕＴ） ）となる。かかる接合型ＦＥＴによるインバー
タ回路の出力電圧はＶＤＤが低くて負荷線が実線上にあ
る状態ではＭＯＳ ＦＥＴによるインバータと同様な振
幅がとれるが、ＶＤＤが高くなって負荷線が点線に移る
と振幅（出力変化）は殆んどなくなってしまう。図示の
ように入力ＶＩＨの論理レベルは０〜Ｖｂｉの範囲とし
て出力■。ＩＪＴの論理レベルは電源電圧ｖｐＤに依存
し、（ＶＤＤ−Ｖｂｉ） 〜ＶＤＤ（７）範囲である。
図ｔａ）のＭＯＳ ＦＥＴのインバータと同様構成とす
ると負荷ＦＥＴＱａは単なるダイオードとして働き、Ｆ
ＥＴＱａのスレッショールド電圧Ｖｔｈ２を変えても負
荷特性は変らない。即ち同図（ｂｌでＡはＦＥＴＱ３の
Ｉ−Ｖ特性曲線であり、またＢはＦＥＴＱ４による負荷
線であるが、この負荷線Ｂの実線はＶＤＤ ＶＯＵＴ
＜Ｖｂｉの場合で（Ｖｂｉはビルトイン電圧）、この場
合はゲート電流は流れず、ＭＯＳと同じに １Ｌ＝β２ （ＶＤＤ−ＶＯＬＩＴ ” ｔｈ２）２と
なる。これに対し破線はＶＤＤ ＶＯＵＴ ＞Ｖｂｉの
場合で、ゲート接合に順方向飽和電流ＩＬが流れ、Ｌ
Ｌ−Ｉ Ｓ ｅＸｐ （ｒ、’ｒｒｓ （ＶＤｎ−■ｏ
ｕＴ） ）となる。かかる接合型ＦＥＴによるインバー
タ回路の出力電圧はＶＤＤが低くて負荷線が実線上にあ
る状態ではＭＯＳ ＦＥＴによるインバータと同様な振
幅がとれるが、ＶＤＤが高くなって負荷線が点線に移る
と振幅（出力変化）は殆んどなくなってしまう。図示の
ように入力ＶＩＨの論理レベルは０〜Ｖｂｉの範囲とし
て出力■。ＩＪＴの論理レベルは電源電圧ｖｐＤに依存
し、（ＶＤＤ−Ｖｂｉ） 〜ＶＤＤ（７）範囲である。
従って、入出力の論理レベルを合わせるにはＶＤＤ≦Ｖ
ｂｉに設定する必要があってＶＤＤを高くできない欠点
がある。
ｂｉに設定する必要があってＶＤＤを高くできない欠点
がある。
発明の目的
本発明は、接合型ＦＥＴからなるＢ／Ｅ構成インバータ
において、負荷ＦＥＴのゲート電圧をＶｂｉとＶｔｌ＋
から定まる限られた範囲に設定することでＭＯＳ ＦＥ
Ｔと同様の特性を持たせようとするものである。
において、負荷ＦＥＴのゲート電圧をＶｂｉとＶｔｌ＋
から定まる限られた範囲に設定することでＭＯＳ ＦＥ
Ｔと同様の特性を持たせようとするものである。
発明の構成
本発明は、スレッショールド電圧がＶｔｈ＋でゲート接
合のビルトイン電圧がＶｂｉの接合型またばショットキ
障壁ゲート形ＦＥＴよりなる駆動用電界効果トランジス
タと、スレッショールド電圧がＶＬ１１２の接合型また
はショットキ障壁ゲー１−形ＦＥＴよりなる負荷電界効
果トランジスタとを具備し、且つ該負荷電界効果トラン
ジスタのゲート電圧ｖＲを Ｖ ｔｈ＋ ＋ Ｖ ｔｂ２＜ ＶＲ≦Ｖｂｉ＋Ｖｔｈ
２に設定してなることを特徴とするが、以下図示の実施
例を参照しながらこれを詳細に説明する。
合のビルトイン電圧がＶｂｉの接合型またばショットキ
障壁ゲート形ＦＥＴよりなる駆動用電界効果トランジス
タと、スレッショールド電圧がＶＬ１１２の接合型また
はショットキ障壁ゲー１−形ＦＥＴよりなる負荷電界効
果トランジスタとを具備し、且つ該負荷電界効果トラン
ジスタのゲート電圧ｖＲを Ｖ ｔｈ＋ ＋ Ｖ ｔｂ２＜ ＶＲ≦Ｖｂｉ＋Ｖｔｈ
２に設定してなることを特徴とするが、以下図示の実施
例を参照しながらこれを詳細に説明する。
発明の実施例
第３図（ａｌは本発明の一実施例を示す回路図で、Ｑ
５ 。
５ 。
Ｑ６は共にノーマリオフ形の接合形ＦＥＴである。
駆動用ＦＥＴＱ５の定数をβ１．Ｖｔｈｌ とし、また
負荷ＦＥＴＱ６の各定数をβ２．Ｖｔｈ２とし、さらに
負荷ＦＥＴＱｓのゲート電圧をｖＲとすると、負荷特性
は同図（ｂｌのようになる。つまり、ＦＥＴのＩ−Ｖ特
性は電流飽和領域でＩＤ−Ｂ （ＶＧｓ−Ｖ ｔｈ）’
であるが、第３図（ａ）において２つのＦＥＴ Ｑ５．
Ｑ６が共に電流飽和領域で動作しているとすると β、（ＶＩＮ Ｖ ｔｌ＋１ ）２−β、、 （Ｖ Ｒ
−Ｖｏｕ ｔ −Ｖ ｔｈ２）２・・−（１）が成り立
つ。ただしＶＩＮ≧Ｖｔｈｌ ＋ Ｖ ０ｔｌｊ≦ｖＲ
となり、Ｖ ＩＮ ＝ Ｖ ｔｌ＋＋ のとき出力電圧
は最大になる。
負荷ＦＥＴＱ６の各定数をβ２．Ｖｔｈ２とし、さらに
負荷ＦＥＴＱｓのゲート電圧をｖＲとすると、負荷特性
は同図（ｂｌのようになる。つまり、ＦＥＴのＩ−Ｖ特
性は電流飽和領域でＩＤ−Ｂ （ＶＧｓ−Ｖ ｔｈ）’
であるが、第３図（ａ）において２つのＦＥＴ Ｑ５．
Ｑ６が共に電流飽和領域で動作しているとすると β、（ＶＩＮ Ｖ ｔｌ＋１ ）２−β、、 （Ｖ Ｒ
−Ｖｏｕ ｔ −Ｖ ｔｈ２）２・・−（１）が成り立
つ。ただしＶＩＮ≧Ｖｔｈｌ ＋ Ｖ ０ｔｌｊ≦ｖＲ
となり、Ｖ ＩＮ ＝ Ｖ ｔｌ＋＋ のとき出力電圧
は最大になる。
Ｖｏｕｔ （ｍａｘ ） ＝ ＶＲ−Ｖ ｔｂｐ −−
（３１」二式より出力電圧の最大値Ｖｏｕｔ （ｍａｘ
）はゲート電圧ｖＲで制御できることが判る。
（３１」二式より出力電圧の最大値Ｖｏｕｔ （ｍａｘ
）はゲート電圧ｖＲで制御できることが判る。
次段インバータ（図示せず）と論理レベルを合わせるた
めにＶｂｉ≧Ｖｏｕｔ （ｍａｘ ）に設定するには式
（３）より ＶＲ≦Ｖ ｂｉ＋ Ｖ ｔｈ２ ・・・・・・（４）と
する必要がある。ただしＶｂｉは次段の駆動用電界効果
トランジスタのビル１−イン電圧である。−力出力電圧
の最小値（次段インバータをＯＦＦにするのに必要な値
）はｖｔｈ、なので式（３）からｖ ｔｈ。
めにＶｂｉ≧Ｖｏｕｔ （ｍａｘ ）に設定するには式
（３）より ＶＲ≦Ｖ ｂｉ＋ Ｖ ｔｈ２ ・・・・・・（４）と
する必要がある。ただしＶｂｉは次段の駆動用電界効果
トランジスタのビル１−イン電圧である。−力出力電圧
の最小値（次段インバータをＯＦＦにするのに必要な値
）はｖｔｈ、なので式（３）からｖ ｔｈ。
を引いたものは有効な出力振幅を表わす。出力が振れる
ためには ｖＲ＞ｖｔｈ２ ＋ｖ むｈｌ ・・・・・・（５）に
設定する必要がある。
ためには ｖＲ＞ｖｔｈ２ ＋ｖ むｈｌ ・・・・・・（５）に
設定する必要がある。
従って式（４１，（５１より
Ｖ ｔｂｌ ＋ Ｖ ｔｈ２ ＜ ＶＲ≦Ｖ ｂｉ＋
Ｖ ｔｈ２がｖＲの設定範囲となり、この範囲でｖＲを
設定していれば第３図ｆｂ）の負荷特性はＭＯＳと同様
になる。つまり、第３図（ａｌの回路では入力ＶＩＮの
電圧をＶ ｔｂｌ近くまで下げるとＦＥＴ Ｑｉのドレ
イン電流か減り、出力Ｖｏｕｔの電圧か上がる。そして
ＶｏｕｔがＶＲＶｔｂ２まで上がると負荷ＦＥＴＱｃ、
がカットオフになり、Ｖｏｕｔはそれ以上上らない。こ
の電圧は（３）式で示したようにｖＲに依存する。もし
ＶＲをＶ Ｒ＞ Ｖ ｂｉ＋ Ｖ ｔｈ２ ニ設定する
とＶｏｕｔ （ｍａｘ）はＶｂｉより高くなる。しかし
ながら、本例のインバータの出力に次段のインバータの
入力が接続された場合を考えると、Ｖｏｕｔ＞ Ｖ ｂ
ｉに設定した場合次段のゲートに電流が流れ、Ｖｏｕｔ
の電圧が下がる。そして、何よりもこの電流が多いと該
ゲートが焼損するので、本発明ではＶｏｕｔ＞Ｖｂｉに
ならないようにする。
Ｖ ｔｈ２がｖＲの設定範囲となり、この範囲でｖＲを
設定していれば第３図ｆｂ）の負荷特性はＭＯＳと同様
になる。つまり、第３図（ａｌの回路では入力ＶＩＮの
電圧をＶ ｔｂｌ近くまで下げるとＦＥＴ Ｑｉのドレ
イン電流か減り、出力Ｖｏｕｔの電圧か上がる。そして
ＶｏｕｔがＶＲＶｔｂ２まで上がると負荷ＦＥＴＱｃ、
がカットオフになり、Ｖｏｕｔはそれ以上上らない。こ
の電圧は（３）式で示したようにｖＲに依存する。もし
ＶＲをＶ Ｒ＞ Ｖ ｂｉ＋ Ｖ ｔｈ２ ニ設定する
とＶｏｕｔ （ｍａｘ）はＶｂｉより高くなる。しかし
ながら、本例のインバータの出力に次段のインバータの
入力が接続された場合を考えると、Ｖｏｕｔ＞ Ｖ ｂ
ｉに設定した場合次段のゲートに電流が流れ、Ｖｏｕｔ
の電圧が下がる。そして、何よりもこの電流が多いと該
ゲートが焼損するので、本発明ではＶｏｕｔ＞Ｖｂｉに
ならないようにする。
第４図および第５図は具体例を示す図で０７ 。
ＱＩＯはドライバＦ Ｅ Ｔ、、Ｑ ｅ 、Ｊ （は負
荷ＦＥＴ、 、Ｑ ９ 、［１１２は次段のインバータ
の駆動ＦＥＴである。第４図は電源電圧ＶＤＤを抵抗Ｒ
１゜Ｒ２で分割してデー１−電圧ｖＲを作成するもので
、使用するＦＥＴは全てＧａＡｓ ＭＥＳＦＥＴでＶｔ
ｂ−＋０．ＩＶである。このときショットキゲートのＶ
ｂｉ＝＋０．７Ｖ、ＶＤＤ−＋２Ｖ、抵抗値をＲ１＝
８ ＫΩ、Ｒ２＝１２にΩとするとｆ−１られるゲー（
・電圧は、ｖＲ＝＋Ｑ、３ｖになる。かかる動作条件で
入力ＶＩＮが０． Ｉ Ｖのとき出力Ｖｏｕｔは０．７
■、ＶＩＮが０．７ ＶのときＶｏｕｔは０． Ｉ Ｖ
になる。
荷ＦＥＴ、 、Ｑ ９ 、［１１２は次段のインバータ
の駆動ＦＥＴである。第４図は電源電圧ＶＤＤを抵抗Ｒ
１゜Ｒ２で分割してデー１−電圧ｖＲを作成するもので
、使用するＦＥＴは全てＧａＡｓ ＭＥＳＦＥＴでＶｔ
ｂ−＋０．ＩＶである。このときショットキゲートのＶ
ｂｉ＝＋０．７Ｖ、ＶＤＤ−＋２Ｖ、抵抗値をＲ１＝
８ ＫΩ、Ｒ２＝１２にΩとするとｆ−１られるゲー（
・電圧は、ｖＲ＝＋Ｑ、３ｖになる。かかる動作条件で
入力ＶＩＮが０． Ｉ Ｖのとき出力Ｖｏｕｔは０．７
■、ＶＩＮが０．７ ＶのときＶｏｕｔは０． Ｉ Ｖ
になる。
第５図の例でドライバＦＥＴ ０１０はｖｔｈ＝−１−
０，］ Ｖのエンハンスメント形、負荷ＦＥＴ Ｑｌ。
０，］ Ｖのエンハンスメント形、負荷ＦＥＴ Ｑｌ。
はＶｔｔ＋＝−０，７Ｖのディプレッション形で、共に
第４図と同４ｍＧａＡｓ ＭＥＳＦＢＴを用いる（Ｖ
ｂｉ＝ ＋ ０．７ Ｖ）。ＶＤＤ＝＋２Ｖで、負荷Ｆ
、ＥＴＱｌ＋ のゲート電圧■Ｒは共通端子に落として
いるが、これでも式（４）を満足する。つまり、ＶＩＮ
が０、ＩＶのときＶｏｕｔは０．７Ｖ、ＶＩＮが０．７
ＶのときＶｏｕｔは０■で、第４図と同様に負荷ＦＥＴ
Ｑ６のゲートは導通せず、ＭＯＳダイオードと同様の特
性が得られる。
第４図と同４ｍＧａＡｓ ＭＥＳＦＢＴを用いる（Ｖ
ｂｉ＝ ＋ ０．７ Ｖ）。ＶＤＤ＝＋２Ｖで、負荷Ｆ
、ＥＴＱｌ＋ のゲート電圧■Ｒは共通端子に落として
いるが、これでも式（４）を満足する。つまり、ＶＩＮ
が０、ＩＶのときＶｏｕｔは０．７Ｖ、ＶＩＮが０．７
ＶのときＶｏｕｔは０■で、第４図と同様に負荷ＦＥＴ
Ｑ６のゲートは導通せず、ＭＯＳダイオードと同様の特
性が得られる。
第６図はスタティックメモリのヒント線プルアップ回路
への応用例で、ＢＬ、ＢＬはビット線、ＷＬはワード線
、 Ｑ２１ ＋ ０２２はドライバＦＥＴ、 Ｑ２３．
Ｑ２４ばＱ２＋ ＋ ０２２と共にフリップフロップ（
メモリセル）を構成する内部負荷ＦＥＴ、 Ｑ２５ 、
Ｑ２６はトランファＦＥＴ、Ｑ２７ 。
への応用例で、ＢＬ、ＢＬはビット線、ＷＬはワード線
、 Ｑ２１ ＋ ０２２はドライバＦＥＴ、 Ｑ２３．
Ｑ２４ばＱ２＋ ＋ ０２２と共にフリップフロップ（
メモリセル）を構成する内部負荷ＦＥＴ、 Ｑ２５ 、
Ｑ２６はトランファＦＥＴ、Ｑ２７ 。
０２８はヒツト線プルアップ用ＦＥＴであり、０２７と
０２１ の組および０２８と０２２の組がそれぞれ第３
図のインバータを構成する。内部の負荷ＦＥＴ Ｑ２３
Ｉ Ｑ２４はディプレッション形で、ｖ ｔｈ＝−０，
７Ｖである。その他のＦＥＴはエンハンスメント形で、
Ｖｔｈ＝＋０．ＩＶである。ゲート長は全て１μｍであ
り、またゲート幅は０２１゜［１２２＋ Ｑ２５ ＋
Ｑ２６がｌ Ｑｐｍ、Ｑ２３ 、（１２４が２ｔ１ｍ、
Ｑ２７ ＋ ０２Ｂが２０．ｃｒｒｒ［である。今、Ｆ
ＥＴ Ｑ２．がＱＮ、Ｑ２２がＯＦＦとするとＶ１＝−
ＯＶＳＶ２＝＋Ｖｂｉである。このとき負荷ＦＥＴ Ｑ
２４の電流はＱ２２がＯＦ＋’のためＱ２＋のゲートに
流れ込むが、該ゲートを焼損しない様に、ま、た正市動
作をみださない様に電流値がＱ２３゜０２４の飽和ドレ
イン電流により設計されている。
０２１ の組および０２８と０２２の組がそれぞれ第３
図のインバータを構成する。内部の負荷ＦＥＴ Ｑ２３
Ｉ Ｑ２４はディプレッション形で、ｖ ｔｈ＝−０，
７Ｖである。その他のＦＥＴはエンハンスメント形で、
Ｖｔｈ＝＋０．ＩＶである。ゲート長は全て１μｍであ
り、またゲート幅は０２１゜［１２２＋ Ｑ２５ ＋
Ｑ２６がｌ Ｑｐｍ、Ｑ２３ 、（１２４が２ｔ１ｍ、
Ｑ２７ ＋ ０２Ｂが２０．ｃｒｒｒ［である。今、Ｆ
ＥＴ Ｑ２．がＱＮ、Ｑ２２がＯＦＦとするとＶ１＝−
ＯＶＳＶ２＝＋Ｖｂｉである。このとき負荷ＦＥＴ Ｑ
２４の電流はＱ２２がＯＦ＋’のためＱ２＋のゲートに
流れ込むが、該ゲートを焼損しない様に、ま、た正市動
作をみださない様に電流値がＱ２３゜０２４の飽和ドレ
イン電流により設計されている。
ワードＩｍＷＬがハイレベルになるとトランスファ””
Ｔ ０２５＋ ０２６がＯＮになり、Ｑ２７−Ｑ２６
Ｑ２＋ という経路で電流が流れ、ビット線ＢＬの電圧
Ｖ３がＶ ＋ ＝ ＯＶまで下がる。このとき他方のビ
ット線ＢＬの電圧■４は■２＝＋Ｖｂｉに近づく。この
ピント線ＢＬの電圧Ｖ４をあらかじめｖｂｉ付近にプリ
チャージしておけばこの過渡応答は無視できる。これは
式（４）を満足するようにｖＲを設定することで達成で
きる。
Ｔ ０２５＋ ０２６がＯＮになり、Ｑ２７−Ｑ２６
Ｑ２＋ という経路で電流が流れ、ビット線ＢＬの電圧
Ｖ３がＶ ＋ ＝ ＯＶまで下がる。このとき他方のビ
ット線ＢＬの電圧■４は■２＝＋Ｖｂｉに近づく。この
ピント線ＢＬの電圧Ｖ４をあらかじめｖｂｉ付近にプリ
チャージしておけばこの過渡応答は無視できる。これは
式（４）を満足するようにｖＲを設定することで達成で
きる。
電圧ｖＲが式（４）の条件に反する例としてＦＥＴＱ２
７． １２８のゲートとドレインをそれぞれつないだ回
路（ＶＲ＝ＶＤＤに相当）を考える。この場合はｖ３は
ＶＤＤ Ｖｂｉまでしか下らず、■３とＶｌの間に電位
差があるので０２５を通してメモリセルに電流が流れ込
む。この電流が大きいとセルの状態が反転する。また■
４はＶＤＤまで上がり、ＦＥＴ Ｑ２６を通してメモリ
セルに電流が流れ込む。この電流ばＦＥＴ Ｑ２．のゲ
ートからソースへ流れるので、Ｑ２＋ のゲートを焼損
する恐れがある。しかし、ＶＲを式（４）に連合させた
本例ではこの心配はない。
７． １２８のゲートとドレインをそれぞれつないだ回
路（ＶＲ＝ＶＤＤに相当）を考える。この場合はｖ３は
ＶＤＤ Ｖｂｉまでしか下らず、■３とＶｌの間に電位
差があるので０２５を通してメモリセルに電流が流れ込
む。この電流が大きいとセルの状態が反転する。また■
４はＶＤＤまで上がり、ＦＥＴ Ｑ２６を通してメモリ
セルに電流が流れ込む。この電流ばＦＥＴ Ｑ２．のゲ
ートからソースへ流れるので、Ｑ２＋ のゲートを焼損
する恐れがある。しかし、ＶＲを式（４）に連合させた
本例ではこの心配はない。
第７図はプルアップＦ’ＥＴ Ｑ２７ 、 ’Ｑ２８に
ゲートとソースを接続したディプレッション形ＦＥＴを
用いた従来例で、この場合はビット線ＢＬの電圧Ｖ３は
Ｖ＋＝ＯＶ付近まで下がる。他方のピッ１−線ＢＬの電
圧ｖ４は第６図と同じにＶＤＤまで上がり、同じ問題点
がある。一般にディプレッション形ＦＥＴを負荷にする
と出力振幅を大きくできるが、メモリのビット線につい
てはその電圧振幅を大きくした場合ビット線の配線容量
が大きいため充放電に時間が掛かりスイッチング速度が
遅くなる。速度を速くするにはビット線の電圧振幅をで
きるだけ小さくする必要がある。本発明を適用した第６
図の回路では該振幅はＶｂｉ以下になる。ビルトイン電
圧ＶｂｉはＦＥＴのゲート接合の構造、材料で決まり再
現性がよい。負荷ゲート電圧ＶＲを下げると電圧振幅は
さらに下がり、より高速ニなる。第７図ｔａ）のＦＥＴ
ロ２３． Ｑ２４゜Ｑ２７．Ｉ Ｑ２８はディプレッ
ション形で、ｖ ｔｈ＝−０，７Ｖである。その他のＦ
ＥＴはエンハンスメント形でｖｔｈ＝＋ｏ、ｉｖである
。ゲート長は全て１μｍであり、またゲート幅はＱ２＋
＋ ０２２ ＋（Ｊ２５ＩＱ２６が１０ｔｔｍ、０２
３ ＋ ０２４ ＋ Ｑ：０２８が２μｍである。
ゲートとソースを接続したディプレッション形ＦＥＴを
用いた従来例で、この場合はビット線ＢＬの電圧Ｖ３は
Ｖ＋＝ＯＶ付近まで下がる。他方のピッ１−線ＢＬの電
圧ｖ４は第６図と同じにＶＤＤまで上がり、同じ問題点
がある。一般にディプレッション形ＦＥＴを負荷にする
と出力振幅を大きくできるが、メモリのビット線につい
てはその電圧振幅を大きくした場合ビット線の配線容量
が大きいため充放電に時間が掛かりスイッチング速度が
遅くなる。速度を速くするにはビット線の電圧振幅をで
きるだけ小さくする必要がある。本発明を適用した第６
図の回路では該振幅はＶｂｉ以下になる。ビルトイン電
圧ＶｂｉはＦＥＴのゲート接合の構造、材料で決まり再
現性がよい。負荷ゲート電圧ＶＲを下げると電圧振幅は
さらに下がり、より高速ニなる。第７図ｔａ）のＦＥＴ
ロ２３． Ｑ２４゜Ｑ２７．Ｉ Ｑ２８はディプレッ
ション形で、ｖ ｔｈ＝−０，７Ｖである。その他のＦ
ＥＴはエンハンスメント形でｖｔｈ＝＋ｏ、ｉｖである
。ゲート長は全て１μｍであり、またゲート幅はＱ２＋
＋ ０２２ ＋（Ｊ２５ＩＱ２６が１０ｔｔｍ、０２
３ ＋ ０２４ ＋ Ｑ：０２８が２μｍである。
第７図（ａ）の従来例で、ＶＤＤ＝２Ｖ、ビ・ノド線プ
ルアップＦ ＥＴ Ｊ７ 、 ０２Ｂ （７）Ｖ ｔｈ
＝ ０．７Ｖ、ゲート幅−２μｍ、ビット線ＢＬ、ＢＬ
の電圧振幅１．８■、ビット線間の電圧振幅１．２ｖ、
ワード線からビット線への信号遅れ時間２ｎｓ （但し
ビット線容量＝ ０．５ ｐ Ｆとする）としたとき、
ワード線電圧Ｖｏとビット線電圧Ｖ ３ ＋ Ｖ ａの
関係＜回路シミュレーションによる）を同図（ｂｌに示
ず。この図から明らかなようにビット線電位差は最大で
１．２Ｖ程度とれる。しかし、ビット線容量が大きいと
これをセルのドライバＦＥＴ Ｑ２１ 。
ルアップＦ ＥＴ Ｊ７ 、 ０２Ｂ （７）Ｖ ｔｈ
＝ ０．７Ｖ、ゲート幅−２μｍ、ビット線ＢＬ、ＢＬ
の電圧振幅１．８■、ビット線間の電圧振幅１．２ｖ、
ワード線からビット線への信号遅れ時間２ｎｓ （但し
ビット線容量＝ ０．５ ｐ Ｆとする）としたとき、
ワード線電圧Ｖｏとビット線電圧Ｖ ３ ＋ Ｖ ａの
関係＜回路シミュレーションによる）を同図（ｂｌに示
ず。この図から明らかなようにビット線電位差は最大で
１．２Ｖ程度とれる。しかし、ビット線容量が大きいと
これをセルのドライバＦＥＴ Ｑ２１ 。
０２２で駆動するには応答性が悪くなる。従って、ノイ
ズマージンを考慮しても１．２■は過大な電位差である
。
ズマージンを考慮しても１．２■は過大な電位差である
。
これに対し第６図（ａｌの回路で、ＶＤＤ＝２Ｖ、ピン
ト線プルアップＦＥＴ Ｑ２７ 、Ｑ２８の■むｈ＝＋
Ｑ、ｌＶ、ゲート幅−２０μｍ１ビツト線の電圧振幅０
，３Ｖ、ビット線間の電圧振幅０．２Ｖ、ワ・７．−ド
線からビット線への信号遅れ時間Ｑ、 ７ ｎ ｓ（但
しビット線容量−０，５ｐＦとする）としたとき、ワー
ド線電圧Ｖｏとビット線電圧Ｖ３．Ｖ４の関係（回路シ
ミュレーションによる）を同図（ｂｌに示す。このとき
のビット線電位差は０．２ Ｖ程度で、第７図の１／６
に過ぎない。この出力振幅は小さいが、ノイズマージン
を充分とることができ、何よりも高速になる（第７図の
３倍程度）。
ト線プルアップＦＥＴ Ｑ２７ 、Ｑ２８の■むｈ＝＋
Ｑ、ｌＶ、ゲート幅−２０μｍ１ビツト線の電圧振幅０
，３Ｖ、ビット線間の電圧振幅０．２Ｖ、ワ・７．−ド
線からビット線への信号遅れ時間Ｑ、 ７ ｎ ｓ（但
しビット線容量−０，５ｐＦとする）としたとき、ワー
ド線電圧Ｖｏとビット線電圧Ｖ３．Ｖ４の関係（回路シ
ミュレーションによる）を同図（ｂｌに示す。このとき
のビット線電位差は０．２ Ｖ程度で、第７図の１／６
に過ぎない。この出力振幅は小さいが、ノイズマージン
を充分とることができ、何よりも高速になる（第７図の
３倍程度）。
第８図は第４図の変形例で、デプレッション形ＦＢＴ
Ｑ３１ による定電流源と接合形ＦＥＴのドレイン・ソ
ース間をショートしたダイオード０３２（順方向電圧Ｖ
ｂｉ）によって負荷ゲート電圧■Ｒを発生するもので
ある。この場合、ＶＲ＝Ｖｂｉとなるので負荷ＦＥＴＱ
ｅがノーマリオフ形（■ｔｈ２≧０）であれば前述の（
４）式の条件を満足する。
Ｑ３１ による定電流源と接合形ＦＥＴのドレイン・ソ
ース間をショートしたダイオード０３２（順方向電圧Ｖ
ｂｉ）によって負荷ゲート電圧■Ｒを発生するもので
ある。この場合、ＶＲ＝Ｖｂｉとなるので負荷ＦＥＴＱ
ｅがノーマリオフ形（■ｔｈ２≧０）であれば前述の（
４）式の条件を満足する。
このようにダイオードによるｖＲは第４図の抵抗による
場合より精度が良い。
場合より精度が良い。
発明の効果
以上述べたように本発明によれば、接合型ＦＥＴによる
Ｅ−Ｅ構成のインバータ回路をＭＯＳ ＦＥＴによるイ
ンバータと同様に動作させることができ、出力振幅が小
さいので高速化を図ることができ、出力振幅はゲート接
合のビルトイン電圧以下にしたので次段の接合形ＦＥＴ
にゲート電流が流れる心配がなく、ＧａＡｓ半導体基板
使用の高速ＩＣの実現に寄与する所大である。
Ｅ−Ｅ構成のインバータ回路をＭＯＳ ＦＥＴによるイ
ンバータと同様に動作させることができ、出力振幅が小
さいので高速化を図ることができ、出力振幅はゲート接
合のビルトイン電圧以下にしたので次段の接合形ＦＥＴ
にゲート電流が流れる心配がなく、ＧａＡｓ半導体基板
使用の高速ＩＣの実現に寄与する所大である。
第１図はＭＯＳ ＦＥＴによるインバータ回路の説明図
、第２図は接合型ＦＥＴによる従来のインバータ回路の
説明図、第３図は本発明の一実施例を示す説明図、第４
図、第５図および第８図はその具体例を示す回路図、第
６図はメモリセルのビット線プルアップ回路への応用例
を示す説明図、第７図は従来のビット線プルアップ回路
の説明図である。 図中、Ｑ５． Ｑ７． ＱＩＯＩＱ２１ ＋ Ｑ２２ば
駆動用Ｆ Ｅ Ｔ 、 Ｑ ａ 、Ｑ ｅ 、０１１１
Ｇ２７＋ ０２８は負荷ＦＥＴ、ｖＲは負荷ゲート電圧
である。 出願人 富士通株式会社 代理人弁理士 青 柳 稔 第１図 第２図 第３図 Ｖρ ＶＤＳ 第４以Ｉ ＶＤＤ （ａ） Ｖｏ。 第５図
、第２図は接合型ＦＥＴによる従来のインバータ回路の
説明図、第３図は本発明の一実施例を示す説明図、第４
図、第５図および第８図はその具体例を示す回路図、第
６図はメモリセルのビット線プルアップ回路への応用例
を示す説明図、第７図は従来のビット線プルアップ回路
の説明図である。 図中、Ｑ５． Ｑ７． ＱＩＯＩＱ２１ ＋ Ｑ２２ば
駆動用Ｆ Ｅ Ｔ 、 Ｑ ａ 、Ｑ ｅ 、０１１１
Ｇ２７＋ ０２８は負荷ＦＥＴ、ｖＲは負荷ゲート電圧
である。 出願人 富士通株式会社 代理人弁理士 青 柳 稔 第１図 第２図 第３図 Ｖρ ＶＤＳ 第４以Ｉ ＶＤＤ （ａ） Ｖｏ。 第５図
Claims (2)
- （１）スレッショールド電圧がＶｔｈ＋でゲート接合の
ビルトイン電圧がＶｂｉの接合型またはショットキ障壁
ゲート形ＦＥＴよりなる駆動用電界効果トランジスタと
、スレッショールド電圧がＶｔｈ２の接合型またはショ
ットキ障壁ゲート形ＦＥＴよりなる負荷電界効果トラン
ジスタとを具備し、且つ該負荷電界効果トランジスタの
ゲート電圧ｖＲをＶ ｔｈ＋ ＋Ｖ ｔｈ２＜ ＶＲ≦
Ｖ ｂｉ＋ Ｖ ｔｈ２に設定してなることを特徴とす
る論理回路。 - （２）該負荷電界効果トランジスタがビット線プルアッ
プ用であり、また該駆動用電界効果トランジスタがスタ
ティック型メモリセルの駆動用電界効果トランジスタで
あることを特徴とする特許請求の範囲第１項記載の論理
回路。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59037460A JPS60182759A (ja) | 1984-02-29 | 1984-02-29 | 論理回路 |
| KR1019850001065A KR890004454B1 (ko) | 1984-02-29 | 1985-02-21 | 논리회로 |
| US06/705,321 US4656611A (en) | 1984-02-29 | 1985-02-22 | Logic circuit |
| CA000475169A CA1246694A (en) | 1984-02-29 | 1985-02-26 | Logic circuit |
| DE8585301311T DE3580496D1 (de) | 1984-02-29 | 1985-02-27 | Logische schaltung. |
| EP85301311A EP0153860B1 (en) | 1984-02-29 | 1985-02-27 | Logic circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59037460A JPS60182759A (ja) | 1984-02-29 | 1984-02-29 | 論理回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60182759A true JPS60182759A (ja) | 1985-09-18 |
| JPH0428179B2 JPH0428179B2 (ja) | 1992-05-13 |
Family
ID=12498133
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59037460A Granted JPS60182759A (ja) | 1984-02-29 | 1984-02-29 | 論理回路 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US4656611A (ja) |
| EP (1) | EP0153860B1 (ja) |
| JP (1) | JPS60182759A (ja) |
| KR (1) | KR890004454B1 (ja) |
| CA (1) | CA1246694A (ja) |
| DE (1) | DE3580496D1 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3569859D1 (en) * | 1985-12-24 | 1989-06-01 | Fujitsu Ltd | Logic circuit |
| US6127857A (en) * | 1997-07-02 | 2000-10-03 | Canon Kabushiki Kaisha | Output buffer or voltage hold for analog of multilevel processing |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5080734A (ja) * | 1973-11-14 | 1975-07-01 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE2657561B1 (de) * | 1976-12-18 | 1978-04-13 | Ibm Deutschland | Nachlade-Referenzschaltungsanordnung fuer einen Halbleiterspeicher |
| US4355377A (en) * | 1980-06-30 | 1982-10-19 | Inmos Corporation | Asynchronously equillibrated and pre-charged static ram |
-
1984
- 1984-02-29 JP JP59037460A patent/JPS60182759A/ja active Granted
-
1985
- 1985-02-21 KR KR1019850001065A patent/KR890004454B1/ko not_active Expired
- 1985-02-22 US US06/705,321 patent/US4656611A/en not_active Expired - Lifetime
- 1985-02-26 CA CA000475169A patent/CA1246694A/en not_active Expired
- 1985-02-27 DE DE8585301311T patent/DE3580496D1/de not_active Expired - Lifetime
- 1985-02-27 EP EP85301311A patent/EP0153860B1/en not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5080734A (ja) * | 1973-11-14 | 1975-07-01 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0153860A3 (en) | 1987-09-30 |
| JPH0428179B2 (ja) | 1992-05-13 |
| EP0153860B1 (en) | 1990-11-14 |
| US4656611A (en) | 1987-04-07 |
| DE3580496D1 (de) | 1990-12-20 |
| CA1246694A (en) | 1988-12-13 |
| KR890004454B1 (ko) | 1989-11-04 |
| EP0153860A2 (en) | 1985-09-04 |
| KR850006789A (ko) | 1985-10-16 |
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