JPS60183667A - 情報処理装置 - Google Patents
情報処理装置Info
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- JPS60183667A JPS60183667A JP4000884A JP4000884A JPS60183667A JP S60183667 A JPS60183667 A JP S60183667A JP 4000884 A JP4000884 A JP 4000884A JP 4000884 A JP4000884 A JP 4000884A JP S60183667 A JPS60183667 A JP S60183667A
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
- G06F13/32—Handling requests for interconnection or transfer for access to input/output bus using combination of interrupt and burst mode transfer
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Bus Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の属する技術分野〕
本発明は情報処理装置に関し、とくに装置の外部から入
力される信号又は装置内部で発生される信号に同期応答
して規則的に情報を入出力する機能を有する情報処理装
置に関する。
力される信号又は装置内部で発生される信号に同期応答
して規則的に情報を入出力する機能を有する情報処理装
置に関する。
マイクロコンピュータ等のデータ処理装置を制御系とす
る情報処理システムでは、例えばドツトプリンタにおけ
るドツト位置信号に同期したドツトキャラクタのパター
ン発生、ステップモータ駆動におけるステップ時間毎の
モータ駆動パターンの発生、螢光表示管や発光ダイオー
ド等のダイナミック表示側−における表示セグメント情
報の出力など、パターン情報を規則的にシーケンシャル
に出力する処理が必要とされる。一般にこれらの処理は
データ処理装置が通常のプログラムを実行（以下、メイ
ン処理という）している途中に割込んで実行（以下、割
込処理という）されている。
る情報処理システムでは、例えばドツトプリンタにおけ
るドツト位置信号に同期したドツトキャラクタのパター
ン発生、ステップモータ駆動におけるステップ時間毎の
モータ駆動パターンの発生、螢光表示管や発光ダイオー
ド等のダイナミック表示側−における表示セグメント情
報の出力など、パターン情報を規則的にシーケンシャル
に出力する処理が必要とされる。一般にこれらの処理は
データ処理装置が通常のプログラムを実行（以下、メイ
ン処理という）している途中に割込んで実行（以下、割
込処理という）されている。
以下、第１図に従来のｔｉ’ｉ報処理装置のブ（ｆｆツ
ク構成を、第２図にパターン情報を出力する割込プログ
シムの）ａ−チャートを示して説明する。（７を報処理
装置は、パターン情報の出力回期匍す１００が割込み制
御部１０１に供給されるように構成されている。プログ
ラムカウンタ１０２−１．プログラムステータスワード
１０２−２．汎用レジスタセット１０２−３を含む。実
行部（ＣＰ Ｕ ） １０２は割込み制御部１０１との
間に設けられた割込み要求線１０１−１を通して転送さ
れる信号（割込み曹求）に応答して割込み処理の実行及
びその制（財）を行なう。実際には他の周辺・・−ドウ
エアからの割込み東京も存在しているが、ここでは省略
する。捷几パターン出力の同期信号すなわち１を号１０
０は装置外部より入力される場合と、タイマからの時間
信号など装置内部にある周辺ハードウェアから発生され
る場合とがあるが、その信号発生源は省略して示し−Ｃ
ある。
ク構成を、第２図にパターン情報を出力する割込プログ
シムの）ａ−チャートを示して説明する。（７を報処理
装置は、パターン情報の出力回期匍す１００が割込み制
御部１０１に供給されるように構成されている。プログ
ラムカウンタ１０２−１．プログラムステータスワード
１０２−２．汎用レジスタセット１０２−３を含む。実
行部（ＣＰ Ｕ ） １０２は割込み制御部１０１との
間に設けられた割込み要求線１０１−１を通して転送さ
れる信号（割込み曹求）に応答して割込み処理の実行及
びその制（財）を行なう。実際には他の周辺・・−ドウ
エアからの割込み東京も存在しているが、ここでは省略
する。捷几パターン出力の同期信号すなわち１を号１０
０は装置外部より入力される場合と、タイマからの時間
信号など装置内部にある周辺ハードウェアから発生され
る場合とがあるが、その信号発生源は省略して示し−Ｃ
ある。
従来の情報処理装置は、この他にメイン処理及び割込み
処理の各プログラムを格納するプログラムメモリ１０３
．出力すべさパターン情報（ＣＰＵが作成する場合と、
外部から供給される場合とがある）を保持するデータメ
モリ１０４を含んでおり、それらは内部バス１０５によ
シ相互に接続されている。データメモリ１０４には予め
パターン出力のための同期信号に応答して実行される割
込処理で必要とされる出カバターン格納領域、すなわち
割込み処理によって外部に転送されるパターン情報が格
納され−Ｃいるメ七り領域を指定するアドレス情報及び
出力すべきパターン１゛ａ報の鎗が格納され−Ｃいるパ
ターン出力バラメークポ避価域１０４−１．出カバター
ン格納領域１０４−２が設けられている。
処理の各プログラムを格納するプログラムメモリ１０３
．出力すべさパターン情報（ＣＰＵが作成する場合と、
外部から供給される場合とがある）を保持するデータメ
モリ１０４を含んでおり、それらは内部バス１０５によ
シ相互に接続されている。データメモリ１０４には予め
パターン出力のための同期信号に応答して実行される割
込処理で必要とされる出カバターン格納領域、すなわち
割込み処理によって外部に転送されるパターン情報が格
納され−Ｃいるメ七り領域を指定するアドレス情報及び
出力すべきパターン１゛ａ報の鎗が格納され−Ｃいるパ
ターン出力バラメークポ避価域１０４−１．出カバター
ン格納領域１０４−２が設けられている。
パターン情報出力、処理の開始にあたって、パターン１
帽報出力同Ｔυｊ信号１００の入力をｔす０込み１ｂ１
１両部１０１で検知する。検知に応答して割込み制御部
１０１は割込み要求線１０１−１をアクティブにしてパ
ターン出力割込み要求を実行部１０２に通知する。この
結果、通知を受け付けると実行部１０２はパターン出力
割込み処理を開始する。
帽報出力同Ｔυｊ信号１００の入力をｔす０込み１ｂ１
１両部１０１で検知する。検知に応答して割込み制御部
１０１は割込み要求線１０１−１をアクティブにしてパ
ターン出力割込み要求を実行部１０２に通知する。この
結果、通知を受け付けると実行部１０２はパターン出力
割込み処理を開始する。
第２図のフローチャートに示す様にパターン情報出力処
理（割込サービス）を行なうためには、その時実行して
いたメイン処理を一時中断しなければならない。従って
、その時のＣＰＵの内部を保存しておく必要がある。こ
のため、内部状態を示すプログラムカウンタ１０２−１
．プログラムステータスワード１０２−２．汎用レジス
タセット１０２−３等の各内容を一時的にスタック（別
のメモリ領域）に退避させる処理を実行する必要がある
。この処理の終了後以下に示す割込サービスが実行され
る。捷ずパターン出力パラメータ領域１０４−１から出
カバターン格納領域１０４−２を指定するアドレス情報
と、出力すべきパターンの数を指定する出力データ数情
報を読み出す。
理（割込サービス）を行なうためには、その時実行して
いたメイン処理を一時中断しなければならない。従って
、その時のＣＰＵの内部を保存しておく必要がある。こ
のため、内部状態を示すプログラムカウンタ１０２−１
．プログラムステータスワード１０２−２．汎用レジス
タセット１０２−３等の各内容を一時的にスタック（別
のメモリ領域）に退避させる処理を実行する必要がある
。この処理の終了後以下に示す割込サービスが実行され
る。捷ずパターン出力パラメータ領域１０４−１から出
カバターン格納領域１０４−２を指定するアドレス情報
と、出力すべきパターンの数を指定する出力データ数情
報を読み出す。
次にポインタによシ指定されたパターン出力パラメータ
領域１０４−１から出力すべきパターン情報を読み出し
てパターン出力部１０６内のパターン出力レジスタ１０
６−’２にこれを設定し、ボー）１０６−１を介して出
力ライン１０６−３へ出力する。パターン情報を出力し
た１女、出力ラーータ格納領域１０３−２を指定したア
ドレス（Ｗ Ｉｉを更新してその結果をパターン出力）
くラメ−４領域】０４−１へ格納する。さらにパターン
出カッ（ラメ−４領域１０４−１から読み出した出力デ
ータ数情報を更新してパターン出力バラメーク領域１０
４−１に新たに格納する。前記出力データ数情報を調査
して、これが所定の値となった場合に）くターン出力パ
ラメータ領域１０４−１のアドレス指定値や出力データ
数情報の再設定及び次に出力すべきパターン情報の生成
等のパターン出力完了処理を行う。一方、所定の値でな
ければ、スタックに退避していた情報を夫々元のプログ
ラムカウンタ１０２−１．プログラムステータスワード
１．０２−２．汎用レジスタセット１０２−３に戻して
割込み処理を完了する。
領域１０４−１から出力すべきパターン情報を読み出し
てパターン出力部１０６内のパターン出力レジスタ１０
６−’２にこれを設定し、ボー）１０６−１を介して出
力ライン１０６−３へ出力する。パターン情報を出力し
た１女、出力ラーータ格納領域１０３−２を指定したア
ドレス（Ｗ Ｉｉを更新してその結果をパターン出力）
くラメ−４領域】０４−１へ格納する。さらにパターン
出カッ（ラメ−４領域１０４−１から読み出した出力デ
ータ数情報を更新してパターン出力バラメーク領域１０
４−１に新たに格納する。前記出力データ数情報を調査
して、これが所定の値となった場合に）くターン出力パ
ラメータ領域１０４−１のアドレス指定値や出力データ
数情報の再設定及び次に出力すべきパターン情報の生成
等のパターン出力完了処理を行う。一方、所定の値でな
ければ、スタックに退避していた情報を夫々元のプログ
ラムカウンタ１０２−１．プログラムステータスワード
１．０２−２．汎用レジスタセット１０２−３に戻して
割込み処理を完了する。
以上の様に従来の情報処理装置においては、ノ＜ターン
情報の転送とボートへの出力とを割込み処理で実行する
場合、前述したようにノットウェア処理によって実現し
ている。従って、プログラムカ’／７り、プログラムス
テータスワード、汎用レジスタセントの各内容の退避処
理及びそれらの復帰処理が必ず必便で、しかもこれらの
処理は肝臓のパターン情報転送処理、すなわちメモリか
らボートへのパターン転送処理に要する時間に比べて非
常に長い処理時間を要する。従って、これがＣＰＵのメ
イン処理能力を低下させると共に高速でのパターン情報
出力の実現の大きな妨げとなっている。
情報の転送とボートへの出力とを割込み処理で実行する
場合、前述したようにノットウェア処理によって実現し
ている。従って、プログラムカ’／７り、プログラムス
テータスワード、汎用レジスタセントの各内容の退避処
理及びそれらの復帰処理が必ず必便で、しかもこれらの
処理は肝臓のパターン情報転送処理、すなわちメモリか
らボートへのパターン転送処理に要する時間に比べて非
常に長い処理時間を要する。従って、これがＣＰＵのメ
イン処理能力を低下させると共に高速でのパターン情報
出力の実現の大きな妨げとなっている。
本発明はソフトウェア割込み処理の介入なしに高速でパ
ターン情報の転送を行ない、ＣＰＵの負担を軽減した情
報処理装置を提供する事を目的とする。
ターン情報の転送を行ない、ＣＰＵの負担を軽減した情
報処理装置を提供する事を目的とする。
本発明はパターン情報を転送する転送部と、前記転送と
の間でパターン情報の伝送を行なう実行部と、処理デー
タ及びプログラムを記憶するメモリ部とを備えた情報処
理装置において、前記実行部はプログラムの実行を中断
して前記転送部との間でパターン情報の伝送を行なう処
理を実行し、この時中断時の実行部の状態を退避するこ
となく保持したまま前記伝送処理を行なう事を特徴とす
るものである。
の間でパターン情報の伝送を行なう実行部と、処理デー
タ及びプログラムを記憶するメモリ部とを備えた情報処
理装置において、前記実行部はプログラムの実行を中断
して前記転送部との間でパターン情報の伝送を行なう処
理を実行し、この時中断時の実行部の状態を退避するこ
となく保持したまま前記伝送処理を行なう事を特徴とす
るものである。
すなわち、前記転送部は第１の記憶手段を有し、補記実
行部は第２の記憶手段を有し、これら第１の第２の記憶
手段間でのデータ伝送を実行部が行なうようにし、この
データ伝送は実行部にお る実行中のプログラム処理を
中断して行なわれ、かつその時実行部は中断時の状態を
スタックへ退避する処理を行わずに即座に前記データ伝
送処理を行なうことができる情報処理装置が得られる。
行部は第２の記憶手段を有し、これら第１の第２の記憶
手段間でのデータ伝送を実行部が行なうようにし、この
データ伝送は実行部にお る実行中のプログラム処理を
中断して行なわれ、かつその時実行部は中断時の状態を
スタックへ退避する処理を行わずに即座に前記データ伝
送処理を行なうことができる情報処理装置が得られる。
さらに、転送部の第１の記憶手段はその中に直列に接続
された少なくとも２段のレジスタ手段を有し、一方は出
力ボートへ接続し、他方は第２の記憶手段に接続する構
成とする。第２の記憶手段に接続された方の第１のレジ
スタ手段にデータをストアし、このデータは前記の伝送
処理を要求する信号に応答して他方の第２のレジスタ手
段へ移されるようにする。こうすることによって、前記
の伝送処理要求よりも優先度の高い別の要求が発生した
り、あるいは伝送処理要求を即座に受けつけられない状
態の時において、要求のあった伝送処理を行なう壕での
間第１のレジスタ手段に予めセットされているデータを
第２のレジスタ手段を介してカボートへ出力するように
制御する。
された少なくとも２段のレジスタ手段を有し、一方は出
力ボートへ接続し、他方は第２の記憶手段に接続する構
成とする。第２の記憶手段に接続された方の第１のレジ
スタ手段にデータをストアし、このデータは前記の伝送
処理を要求する信号に応答して他方の第２のレジスタ手
段へ移されるようにする。こうすることによって、前記
の伝送処理要求よりも優先度の高い別の要求が発生した
り、あるいは伝送処理要求を即座に受けつけられない状
態の時において、要求のあった伝送処理を行なう壕での
間第１のレジスタ手段に予めセットされているデータを
第２のレジスタ手段を介してカボートへ出力するように
制御する。
本発明では、従来からの割込み処理要求を広く解釈し、
周辺装置あるいは内部回路からの処理要求（以下、Ｉ１
０要求という）とする。前記工β要求はプログラムによ
る設定によ＃）２種類の処理形態で処理される。第１の
処理形態は従来の割込み処理であり、ソフトウェア処理
によ請求を処理する。第２の処理状態はデータメモリか
ら転送部へのデータ転送処理であり、これは前記のソフ
トウェア処理を必要とすることなしに行うものである。
周辺装置あるいは内部回路からの処理要求（以下、Ｉ１
０要求という）とする。前記工β要求はプログラムによ
る設定によ＃）２種類の処理形態で処理される。第１の
処理形態は従来の割込み処理であり、ソフトウェア処理
によ請求を処理する。第２の処理状態はデータメモリか
ら転送部へのデータ転送処理であり、これは前記のソフ
トウェア処理を必要とすることなしに行うものである。
前記第２の処理形態によるデータ転送（以下、自動デー
タ転送処理という）は周辺装置及び内部回路によりＩ
請求が発生するとＣＰＵの通常のプログラム実行を中断
し、その時のＣＰＵの種々の状態（以下、ステータスと
いう）及び、データを保持した′！ｊまＣＰＵ自身がデ
ータ転送処理を行うことにより実現するので、自動デー
タ転送処理用の特別なノ・−ドウエアは不要である。
タ転送処理という）は周辺装置及び内部回路によりＩ
請求が発生するとＣＰＵの通常のプログラム実行を中断
し、その時のＣＰＵの種々の状態（以下、ステータスと
いう）及び、データを保持した′！ｊまＣＰＵ自身がデ
ータ転送処理を行うことにより実現するので、自動デー
タ転送処理用の特別なノ・−ドウエアは不要である。
ＣＰＵは自動データ転送処理によりボートへのパターン
出力を終了すると保持していたステータス及びデータを
基に、中断していたプログラムの実行を再開する。した
がってソフトウェアからはプログラムの中断は見えずに
あたかも自動データ転送処理がプログラム処理中に自動
的に挿入されたように映る。
出力を終了すると保持していたステータス及びデータを
基に、中断していたプログラムの実行を再開する。した
がってソフトウェアからはプログラムの中断は見えずに
あたかも自動データ転送処理がプログラム処理中に自動
的に挿入されたように映る。
さらに、転送部を２段のレジスタ構成とすることによっ
て、第２の処理形態による伝送処理が即座に実行できな
い時、その期間を利用してレジスタ間でのデータ転送を
行なうようにすることができる。これは第２の処理形態
を要求する信号によってレジスタ間のシフト動作を起動
させるようにすればよい。この結果、鋸駄なく伝送処理
を実行することができ、たとえばサーボモータを制御す
るデータを第２の処理形態で処理するような場合、非常
に効果的である。
て、第２の処理形態による伝送処理が即座に実行できな
い時、その期間を利用してレジスタ間でのデータ転送を
行なうようにすることができる。これは第２の処理形態
を要求する信号によってレジスタ間のシフト動作を起動
させるようにすればよい。この結果、鋸駄なく伝送処理
を実行することができ、たとえばサーボモータを制御す
るデータを第２の処理形態で処理するような場合、非常
に効果的である。
８ｇ３図に本発明の一実施例の詳細なブロック図を示し
、本実施例毛：以下に説明する。
、本実施例毛：以下に説明する。
情報処理装置はパターン情報の出力同期信号１００の入
力部となるＩ１０要求処理制御部３０１と、プログラム
カウンタ１０２−１．プログラムステータスワード１０
２−２．汎用レジスタセット】０２−３、麹−術演算機
能全持つ多；、術演算ユニット３０６（以下ＡＬＵとい
う）を含む実行部】０２と、プログラムメモリ１０３と
、バクーン出力パラメータ退避領域１０４−１および出
カバターン格納領域１ ｆｌ ４−２を含むデータメモ
リ１０４とを含み、内部バス１０５で相互に接続される
。パターン出力同期ｆ、、を号１００を入力するＩ１０
要求処理制御部３０１は、その信号１００に：応答して
Ｉ１０処理実行侵求岱号３（）２とｉ１０処理処理形態
指定信号３０３とを発生する。さらにＩ１０要求処理制
御部３０１からのＩ１０処理実行髪求信号３０２及びＩ
１０処理処理形ｆ♂１４指定１ｇ号３０３を受けて実行
部１０２の動作を制御するＩ ／ （−，１！我求受付
部３０４．実行すべき命令を保持しておく命令レジスタ
３０７．命令レジスタ３０７の内容により各種制御信号
を発生する命令デコーダ３０８゜命令デコーダ３０８の
出力により実行部全体の動作を制御する実行制御部３０
９．データメモリ１０４のアドレスを指定するメモリポ
インタ（以下、ＭＰという） ３ ］、 Ｏ−１とポー
トを指定するボートポインタ（以下、ＰＯＲＴＰという
） ３１０−２と自動データ転送の回数を保持するター
ミナルカウンタ（以下、ＴＣという）３１０−３とを含
む自動データ転送レジスタ３１０．パターンデータを出
力する出力レジスタ１０Ｇ−２とボート１０６−１を含
むパターン出力部１０６．およびパターン出力線１０６
−３を有する。パターン出力部１０６は後述するように
少なくとも２段の直列接続されたレジスタを有する方が
望ましい。
力部となるＩ１０要求処理制御部３０１と、プログラム
カウンタ１０２−１．プログラムステータスワード１０
２−２．汎用レジスタセット】０２−３、麹−術演算機
能全持つ多；、術演算ユニット３０６（以下ＡＬＵとい
う）を含む実行部】０２と、プログラムメモリ１０３と
、バクーン出力パラメータ退避領域１０４−１および出
カバターン格納領域１ ｆｌ ４−２を含むデータメモ
リ１０４とを含み、内部バス１０５で相互に接続される
。パターン出力同期ｆ、、を号１００を入力するＩ１０
要求処理制御部３０１は、その信号１００に：応答して
Ｉ１０処理実行侵求岱号３（）２とｉ１０処理処理形態
指定信号３０３とを発生する。さらにＩ１０要求処理制
御部３０１からのＩ１０処理実行髪求信号３０２及びＩ
１０処理処理形ｆ♂１４指定１ｇ号３０３を受けて実行
部１０２の動作を制御するＩ ／ （−，１！我求受付
部３０４．実行すべき命令を保持しておく命令レジスタ
３０７．命令レジスタ３０７の内容により各種制御信号
を発生する命令デコーダ３０８゜命令デコーダ３０８の
出力により実行部全体の動作を制御する実行制御部３０
９．データメモリ１０４のアドレスを指定するメモリポ
インタ（以下、ＭＰという） ３ ］、 Ｏ−１とポー
トを指定するボートポインタ（以下、ＰＯＲＴＰという
） ３１０−２と自動データ転送の回数を保持するター
ミナルカウンタ（以下、ＴＣという）３１０−３とを含
む自動データ転送レジスタ３１０．パターンデータを出
力する出力レジスタ１０Ｇ−２とボート１０６−１を含
むパターン出力部１０６．およびパターン出力線１０６
−３を有する。パターン出力部１０６は後述するように
少なくとも２段の直列接続されたレジスタを有する方が
望ましい。
自動データ転送レジスタ３１０にはプログラムにより任
意の値を設定する事ができる。本実施例ではあらかじめ
自動データ転送レジスタ３１０のＭＰ３１０−１にはパ
ターン出力データ格納領域１０４−１（Ｄ７ドｖス情報
が、 ＰＯＲＴＰ ３１０−２ＶＣ，は出力し７スタ１
０６−２の指定情報が、ＴＣ３１０−３にはパターン出
力回数が夫々格納されている。
意の値を設定する事ができる。本実施例ではあらかじめ
自動データ転送レジスタ３１０のＭＰ３１０−１にはパ
ターン出力データ格納領域１０４−１（Ｄ７ドｖス情報
が、 ＰＯＲＴＰ ３１０−２ＶＣ，は出力し７スタ１
０６−２の指定情報が、ＴＣ３１０−３にはパターン出
力回数が夫々格納されている。
次に第３図のブロック図を参照して動作を説明する。実
行部は、通常プログラムカウンタ１０２−１の内容で指
定するプログラムメモ！Ｊ１０３のアドレスに記憶され
ている命令語を命令レジスタ３０７へ転送し、命令レジ
スタ３０７へ転送された命令語を命令デコーダ３０８で
解読して実行制御部３０９が各部の制（財）を行ないプ
ログラムの実行を実現している。Ｉ１０要求受付は部３
０４は命令実行の完了毎にＩ１０処理実行要求償号３０
２をサンプリングし、１０ウレベル″の時は上記動作を
繰返す。
行部は、通常プログラムカウンタ１０２−１の内容で指
定するプログラムメモ！Ｊ１０３のアドレスに記憶され
ている命令語を命令レジスタ３０７へ転送し、命令レジ
スタ３０７へ転送された命令語を命令デコーダ３０８で
解読して実行制御部３０９が各部の制（財）を行ないプ
ログラムの実行を実現している。Ｉ１０要求受付は部３
０４は命令実行の完了毎にＩ１０処理実行要求償号３０
２をサンプリングし、１０ウレベル″の時は上記動作を
繰返す。
Ｉ／Ｑ委求要求部３０４はＩ／Ｑ処理実行要求信号３０
２が”ハイレベル”である事を検知すると同時にＪ１０
処理処理形悪指定信号３０３のレベルをサンプリングす
る。Ｉ１０処即実行形態指定信号３０３のレベルが゛ロ
ウレベル″であれ＆」°、Ｉ１０要求受付は部３０４は
Ｉ１０要求を従来の割込み処理、すなわち第１の処理形
態と認識してこれを実行部に知らせる。
２が”ハイレベル”である事を検知すると同時にＪ１０
処理処理形悪指定信号３０３のレベルをサンプリングす
る。Ｉ１０処即実行形態指定信号３０３のレベルが゛ロ
ウレベル″であれ＆」°、Ｉ１０要求受付は部３０４は
Ｉ１０要求を従来の割込み処理、すなわち第１の処理形
態と認識してこれを実行部に知らせる。
実行制御部３０９はプログラムカウンタ１０２−１の更
新を禁止し、続いてプログラムカウンタ１０２−１及び
プログラムステータスワード１０２−２をデータメモリ
１０４のスタック領域へ退避させる。実行制御部３０９
は前記割込みによる分岐アドレスをプログラムカウンタ
１０２−１に設定する事により、割込み処理プログラム
の実行を開始する。一連のプログラム処理にょシ割込み
処理プログラムを終了するとデータメモリ１ｏ４へ退避
していたデータをプログラムカウンタ１０２−１及びプ
ログラムステータスワード１０２−２へ再設定すること
により、中断されていたプログラム処理へ復帰する。
新を禁止し、続いてプログラムカウンタ１０２−１及び
プログラムステータスワード１０２−２をデータメモリ
１０４のスタック領域へ退避させる。実行制御部３０９
は前記割込みによる分岐アドレスをプログラムカウンタ
１０２−１に設定する事により、割込み処理プログラム
の実行を開始する。一連のプログラム処理にょシ割込み
処理プログラムを終了するとデータメモリ１ｏ４へ退避
していたデータをプログラムカウンタ１０２−１及びプ
ログラムステータスワード１０２−２へ再設定すること
により、中断されていたプログラム処理へ復帰する。
一方、工１０処理実行形態指定線３０３が“ハイレベル
”であると、Ｉ／Ｑ要求受付は部３０４はＩ１０装求が
自動データ転送弗求、すなわち第２の処理形態である事
を認識してこれを実行部に知らせる。実行制Ｍ１１部３
０９はプログラムカウンタ１０２−１の更新を禁止し、
プログラムカウンタ１０２−１．プログラムステータス
ワード１０２−２等の値をデータメモリ１０４のスタッ
ク領域へ移すことなく、その！、ま保持した状態で、以
下に示す処理を実行する。
”であると、Ｉ／Ｑ要求受付は部３０４はＩ１０装求が
自動データ転送弗求、すなわち第２の処理形態である事
を認識してこれを実行部に知らせる。実行制Ｍ１１部３
０９はプログラムカウンタ１０２−１の更新を禁止し、
プログラムカウンタ１０２−１．プログラムステータス
ワード１０２−２等の値をデータメモリ１０４のスタッ
ク領域へ移すことなく、その！、ま保持した状態で、以
下に示す処理を実行する。
■ 実行制御部３０９は自動転送レジスタ３１０のＭＰ
３１０−１の指す出力データ格納領域１０４−１から出
カバターンデータを読み出しＰＯＲＴＰ ３１０−２で
指定される出力レジスタ１０６−２に転送しボート１０
６−１を介し出力線１０６−３へ送る。
３１０−１の指す出力データ格納領域１０４−１から出
カバターンデータを読み出しＰＯＲＴＰ ３１０−２で
指定される出力レジスタ１０６−２に転送しボート１０
６−１を介し出力線１０６−３へ送る。
■ ＭＰ３１０−１の値をＡＬＵ３ Ｑ ５を使い１加
算して再びＭＰ３１０−１へ格納する。
算して再びＭＰ３１０−１へ格納する。
■ ＴＣ３１０−３の値をＡＩ、Ｕ３０６を使い１減算
して再びＴＣ３１０−３へ格納する。
して再びＴＣ３１０−３へ格納する。
以上、一連の処理によりボートへのパターン出力のため
の自動データ転送処理を終了する。すなわち、自動デー
タ転送処理が起動されるとＭＰ ３１０−１で指定され
るデータメモリ１０４のパターン出力データをＰＯＲＴ
Ｐ ３１０−２で指定ちれる出力レジスタ１０６−２へ
転送する処理を行なう。
の自動データ転送処理を終了する。すなわち、自動デー
タ転送処理が起動されるとＭＰ ３１０−１で指定され
るデータメモリ１０４のパターン出力データをＰＯＲＴ
Ｐ ３１０−２で指定ちれる出力レジスタ１０６−２へ
転送する処理を行なう。
ここでＴＣ３１０−３の値を減算して０となった時、請
求制御部３０１は再びＩ１０処理実行要求信号３０２を
アクティブにすると同時にＩ１０処理形態指定信号３０
３をロウレベルにし、第１の処理形態による割込み要求
を発生させパターン出力完了処理を行なう。
求制御部３０１は再びＩ１０処理実行要求信号３０２を
アクティブにすると同時にＩ１０処理形態指定信号３０
３をロウレベルにし、第１の処理形態による割込み要求
を発生させパターン出力完了処理を行なう。
第４図は第３図の実施例の出力レジスタ１０６−２を第
１の出力レジスタとし、この前後に第２の出力レジスタ
１０６−４を設け、レジスタを２段構成とした第２の実
施例のブロック図である。
１の出力レジスタとし、この前後に第２の出力レジスタ
１０６−４を設け、レジスタを２段構成とした第２の実
施例のブロック図である。
情報出力装置の動作は第３図の実施例と同様の処理を実
行する。
行する。
一般にＩ１０要求は複数あり、それらは優先順位に従っ
て処理され、低い優先１１ｊ１位のものは受付は保留の
制御をうける。あるＩ１０要求を処理中に優先順位の低
い請求が発生した場合優先順位の低い処理は保留され、
保留された請求がパターン情報出力要求であったならば
要求発生からパターン出力までに遅れを生じる可能性が
ある。
て処理され、低い優先１１ｊ１位のものは受付は保留の
制御をうける。あるＩ１０要求を処理中に優先順位の低
い請求が発生した場合優先順位の低い処理は保留され、
保留された請求がパターン情報出力要求であったならば
要求発生からパターン出力までに遅れを生じる可能性が
ある。
第４図の装置ではパターン１７を線出力同期信号１００
がアクティブレベルになるのと同期して、第１の出力レ
ジスタ１０６−４に保持されるデータを第２の出力レジ
スタ１０６−２に転送しボート１０６−１ ’ｃ介して
出力するようにしている。従って、第２の出力レジスタ
１０６−４に出力すべきパターン情報を設定しておけば
、工１０要求が保留状態であってもパターン情報を出力
させることができる。
がアクティブレベルになるのと同期して、第１の出力レ
ジスタ１０６−４に保持されるデータを第２の出力レジ
スタ１０６−２に転送しボート１０６−１ ’ｃ介して
出力するようにしている。従って、第２の出力レジスタ
１０６−４に出力すべきパターン情報を設定しておけば
、工１０要求が保留状態であってもパターン情報を出力
させることができる。
第４図の実施例では亮優先のＩ 請求処理が完了するし
パターン情報出力処理が可能になると第３図の実施例と
同様に次に出力すべきパターン情報を自動データ転送に
より第２のレジスタ１０６−４に格納する。
パターン情報出力処理が可能になると第３図の実施例と
同様に次に出力すべきパターン情報を自動データ転送に
より第２のレジスタ１０６−４に格納する。
以上述べた様に優先制御のある装置において、出力ボー
トを２段構成とすることにより８汐先順位の高い処理の
実行中でも優先順位の低い出カバターン転送処理が可能
であり、パターン出力要求発生からデータ出力１での時
間遅れを抑えることができる。
トを２段構成とすることにより８汐先順位の高い処理の
実行中でも優先順位の低い出カバターン転送処理が可能
であり、パターン出力要求発生からデータ出力１での時
間遅れを抑えることができる。
本発明によればパターン情報の出力を自動データ転送処
理しているため、従来の割込みによるプログラムカウン
タ、プログラムステータスワード等の退避、分岐処理等
を行なう心安がなく、■Ａ）要求受付けに同期したボー
トへのデータ出力がｉｊＪ能となる。従って、請求発生
からデータ出力までの応答時間が短かいパターン情報出
力処理が実明、できる。
理しているため、従来の割込みによるプログラムカウン
タ、プログラムステータスワード等の退避、分岐処理等
を行なう心安がなく、■Ａ）要求受付けに同期したボー
トへのデータ出力がｉｊＪ能となる。従って、請求発生
からデータ出力までの応答時間が短かいパターン情報出
力処理が実明、できる。
さらにＩ１０要求受付は保留状態であっても最初に第２
の出力レジスタへパターン情報を設定しておけば、Ｉ１
０要求の発生に同期して第２の出力レジスタの値を第１
の出力レジスタへ転送しボートへ出力することができる
ため、より効率のよいパターン転送が＝Ｉ能となる。な
お、本実施例では一義的に優先順位を設定しパターン出
力処］］」１を行なう例を示したが、工１０要求が初数
個あっで優先順位が異なっていても同様である。
の出力レジスタへパターン情報を設定しておけば、Ｉ１
０要求の発生に同期して第２の出力レジスタの値を第１
の出力レジスタへ転送しボートへ出力することができる
ため、より効率のよいパターン転送が＝Ｉ能となる。な
お、本実施例では一義的に優先順位を設定しパターン出
力処］］」１を行なう例を示したが、工１０要求が初数
個あっで優先順位が異なっていても同様である。
第１図は従来の情報処理装置の構成を示すブロック図、
第２図は従来の割込みによるパターン出力処理の７０−
チャート、第３図は本発明の第１の実施例の情報処理装
置のブロック図、第４図は本発明の第２の実施例のブロ
ック図である。 １００・・・・・・パターン情報の出力同期信号、１０
１・・・・・割込み制御部、１０１−１・・・・・・割
込み快求線、１０２・・・・・・実行部、１０２−１・
・・・・・プログラムカウンタ、１０２−２・・・・・
・プログラムステータスワード、１０２−３・・・・・
・汎用レジスタセット、１ｏ３・・・・・・プログラム
メモリ、１０４・・・・・・データメモリ、１０４−１
・・・・・・パターン出力パラメータ退避領域、１０４
−２・・・・・・出カバターン格納領域、１ｏ５・・・
・・・内部ハス、１０６・・・・・・パターン出力Ｌ
１０ ａ−１・・・・・・ボート、１０６−２，１０６
−４・・・・・・パターン出力レジスタ、１０６−３・
・・・・・出力ライン、３０１・・・・・・Ｉ１０娶求
処理制御部、３０２・・・・・・工β処理実行斐求信号
、３ｏ３・・・・・・Ｉ１０処理処理形態指定信号、３
０４・・・・・・Ｉ１０要求受付は部、３０６・・・・
・・ＡＬＵ、３０７・・・・・・命令レジスタ、３０８
・・・・・・命令デコーダ、３ｏ９・・・・・・実行制
御部、３１０・・・・・・自動データ転送レジスタ、３
１０−１・・・・・・メモリボイ／り、３１０−２・・
・・・・ボートポインタ、３］０−３・・・・・・ター
ミナルカウンタ。 不１図 乎Ｚ区
第２図は従来の割込みによるパターン出力処理の７０−
チャート、第３図は本発明の第１の実施例の情報処理装
置のブロック図、第４図は本発明の第２の実施例のブロ
ック図である。 １００・・・・・・パターン情報の出力同期信号、１０
１・・・・・割込み制御部、１０１−１・・・・・・割
込み快求線、１０２・・・・・・実行部、１０２−１・
・・・・・プログラムカウンタ、１０２−２・・・・・
・プログラムステータスワード、１０２−３・・・・・
・汎用レジスタセット、１ｏ３・・・・・・プログラム
メモリ、１０４・・・・・・データメモリ、１０４−１
・・・・・・パターン出力パラメータ退避領域、１０４
−２・・・・・・出カバターン格納領域、１ｏ５・・・
・・・内部ハス、１０６・・・・・・パターン出力Ｌ
１０ ａ−１・・・・・・ボート、１０６−２，１０６
−４・・・・・・パターン出力レジスタ、１０６−３・
・・・・・出力ライン、３０１・・・・・・Ｉ１０娶求
処理制御部、３０２・・・・・・工β処理実行斐求信号
、３ｏ３・・・・・・Ｉ１０処理処理形態指定信号、３
０４・・・・・・Ｉ１０要求受付は部、３０６・・・・
・・ＡＬＵ、３０７・・・・・・命令レジスタ、３０８
・・・・・・命令デコーダ、３ｏ９・・・・・・実行制
御部、３１０・・・・・・自動データ転送レジスタ、３
１０−１・・・・・・メモリボイ／り、３１０−２・・
・・・・ボートポインタ、３］０−３・・・・・・ター
ミナルカウンタ。 不１図 乎Ｚ区
Claims (1)
- 【特許請求の範囲】 ■、 パターン情報を出力する出力部と、前記出力部へ
の転送処理要求を検知する処理要求制御部と、前記転送
処理要求に基づく処理とプログラム処理とを行なう実行
部と、処理データ及びプログラムを記憶するメモリ部と
を備え、前記実行部はプログラム処理を中断してその時
の実行部の状態を保持したまま前記処理要求に応答して
前記出力部へデータを転送する事を特徴とする情報処理
装置。 ２、パターン情報を出力する前記出力部が第１と第２の
レジスタとを含み、前記転送処理要求の発生に応答して
前記第１のレジスタから前記第２のレジスタにパターン
情報を転送するようにしたことを特徴とする特許請求の
範囲第１項記載の情報処理装置。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4000884A JPS60183667A (ja) | 1984-03-02 | 1984-03-02 | 情報処理装置 |
| DE85102394T DE3587643T2 (de) | 1984-03-02 | 1985-03-04 | Informationsverarbeitungseinheit mit Unterbrechungsfunktion. |
| EP85102394A EP0153764B1 (en) | 1984-03-02 | 1985-03-04 | Information processor having an interruption operating function |
| US07/287,622 US5036458A (en) | 1984-03-02 | 1988-12-20 | Information processor executing interruption program without saving contents of program counter |
| US07/691,284 US5159688A (en) | 1984-03-02 | 1991-04-25 | Information processor performing interrupt operation in two modes |
| US07/691,297 US5163150A (en) | 1984-03-02 | 1991-04-25 | Information processor performing interrupt operation without saving contents of program counter |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4000884A JPS60183667A (ja) | 1984-03-02 | 1984-03-02 | 情報処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60183667A true JPS60183667A (ja) | 1985-09-19 |
| JPH0157379B2 JPH0157379B2 (ja) | 1989-12-05 |
Family
ID=12568875
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4000884A Granted JPS60183667A (ja) | 1984-03-02 | 1984-03-02 | 情報処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60183667A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008261147A (ja) * | 2007-04-12 | 2008-10-30 | Sanwa Tekki Corp | 鉄道作業車両用伸縮レール装置のインターロック装置 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56157520A (en) * | 1980-05-06 | 1981-12-04 | Fujitsu Ltd | Dma system without cycle steal |
| JPS5810226A (ja) * | 1981-07-13 | 1983-01-20 | Toshiba Corp | デ−タ処理装置 |
-
1984
- 1984-03-02 JP JP4000884A patent/JPS60183667A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56157520A (en) * | 1980-05-06 | 1981-12-04 | Fujitsu Ltd | Dma system without cycle steal |
| JPS5810226A (ja) * | 1981-07-13 | 1983-01-20 | Toshiba Corp | デ−タ処理装置 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008261147A (ja) * | 2007-04-12 | 2008-10-30 | Sanwa Tekki Corp | 鉄道作業車両用伸縮レール装置のインターロック装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0157379B2 (ja) | 1989-12-05 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |