JPS60189580A - 人工衛星搭載用アナログ型除算器 - Google Patents
人工衛星搭載用アナログ型除算器Info
- Publication number
- JPS60189580A JPS60189580A JP4502484A JP4502484A JPS60189580A JP S60189580 A JPS60189580 A JP S60189580A JP 4502484 A JP4502484 A JP 4502484A JP 4502484 A JP4502484 A JP 4502484A JP S60189580 A JPS60189580 A JP S60189580A
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- JP
- Japan
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- voltage
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- Pending
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-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06G—ANALOGUE COMPUTERS
- G06G7/00—Devices in which the computing operation is performed by varying electric or magnetic quantities
- G06G7/12—Arrangements for performing computing operations, e.g. operational amplifiers specially adapted therefor
- G06G7/16—Arrangements for performing computing operations, e.g. operational amplifiers specially adapted therefor for multiplication or division
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- Engineering & Computer Science (AREA)
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- General Physics & Mathematics (AREA)
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は２つのアナログ電圧の商をアナログ電圧に変
換する装置に関するものである。
換する装置に関するものである。
人工衛星搭載用アナログ型除典器は従来は特になかった
。除算を行うには人工衛星搭載用のディジタル計算機を
使用アれはその目的は容易に達成できるが、単に除算を
行うだけの目的で人工衛星搭載用のディジタル計算機を
使用するのは１回路規模９重量、消費電力、コスト、信
頼性のいずれにおいても不適切である。
。除算を行うには人工衛星搭載用のディジタル計算機を
使用アれはその目的は容易に達成できるが、単に除算を
行うだけの目的で人工衛星搭載用のディジタル計算機を
使用するのは１回路規模９重量、消費電力、コスト、信
頼性のいずれにおいても不適切である。
この発明は、かかる欠点全改善する目的でなされたもの
で１人工衛星搭載用に認定された部品を組み合わせた簡
単な構成で精度のよい人工衛星搭載用アナログ型除算器
を提案するものである。
で１人工衛星搭載用に認定された部品を組み合わせた簡
単な構成で精度のよい人工衛星搭載用アナログ型除算器
を提案するものである。
第１図はこの発袈の一実施例を示了図であり。
図において■１ は被除数となるアナログ入力電圧。
（１１はこの被除数となるアナログ入力電圧Ｖ１ヲサン
プルホールドする第１のサンプルホールド回路。
プルホールドする第１のサンプルホールド回路。
（２）は第１のサンプルホールド回路（１）でサンプル
ホールドされた第１のホールド電圧、ｖ２ は除数とな
るアナログ入力電圧、（３）はこの除数となるアナログ
入力電圧Ｖ２ ｋサンプルホールドする第２のサンプル
ホールド回路、（４）は第２のサンプルホールド回路（
３）でサンプルホールドされた第２のホールド電圧、（
５）は第２のホールド電圧（４）全基準電圧とする第１
のｐ ／ Ａ変換器、（６）は第１のＤ ／ Ａ変換器
（５）の出力である第１のＤ ／ Ａ出力、（７１はこ
の第１のＤ ／ Ａ出力（６）と第１のホールド電圧（
２）とのレベルを比較する比較器、（８）は比較器出力
、（９）はクロック、ａｅはクロック（９）ヲ通すため
のゲート。
ホールドされた第１のホールド電圧、ｖ２ は除数とな
るアナログ入力電圧、（３）はこの除数となるアナログ
入力電圧Ｖ２ ｋサンプルホールドする第２のサンプル
ホールド回路、（４）は第２のサンプルホールド回路（
３）でサンプルホールドされた第２のホールド電圧、（
５）は第２のホールド電圧（４）全基準電圧とする第１
のｐ ／ Ａ変換器、（６）は第１のＤ ／ Ａ変換器
（５）の出力である第１のＤ ／ Ａ出力、（７１はこ
の第１のＤ ／ Ａ出力（６）と第１のホールド電圧（
２）とのレベルを比較する比較器、（８）は比較器出力
、（９）はクロック、ａｅはクロック（９）ヲ通すため
のゲート。
旧）はケートα＠を通った後のゲートクロック、 ＋１
２はゲートクロックα１１ヲカウントするためのカウン
タ。
２はゲートクロックα１１ヲカウントするためのカウン
タ。
■はカウンタＱ２の内容全示すカウンタ出力、 （１４
＋はカウンタ出力をストアするためのレジスタ、α９は
レジスタＩに２ドアされた内容全示すレジスタ出力、Ｑ
ｅはレジスタＩにストアするためのストアパルス、ａで
はカウンタα２の内容をリセットするためのリセットパ
ルス、α秒はケート帥ヲ通過するクロック（９）全制限
するためのゲート信号、住９は第１のサンプルホールド
回路（１）及び第２のサンプルホールド回路（３）Ｋそ
れぞれサンプルホールドさせるためのサンプルホールド
パルス、ｃ！Ｉｊはタイミング制御回路、 Ｇｉｌ＋は
第２のＤ／Ａ変換器、ＶＲは第２のｖ ／ Ａ変換器Ｑ
１１の基準電圧、Ｖｒ＋ ハ第２ （Ｄ Ｄ ／ Ａ変
換器２１＋の出力であり、これを第２のＤ ／ Ａ出力
と呼ぶ。
＋はカウンタ出力をストアするためのレジスタ、α９は
レジスタＩに２ドアされた内容全示すレジスタ出力、Ｑ
ｅはレジスタＩにストアするためのストアパルス、ａで
はカウンタα２の内容をリセットするためのリセットパ
ルス、α秒はケート帥ヲ通過するクロック（９）全制限
するためのゲート信号、住９は第１のサンプルホールド
回路（１）及び第２のサンプルホールド回路（３）Ｋそ
れぞれサンプルホールドさせるためのサンプルホールド
パルス、ｃ！Ｉｊはタイミング制御回路、 Ｇｉｌ＋は
第２のＤ／Ａ変換器、ＶＲは第２のｖ ／ Ａ変換器Ｑ
１１の基準電圧、Ｖｒ＋ ハ第２ （Ｄ Ｄ ／ Ａ変
換器２１＋の出力であり、これを第２のＤ ／ Ａ出力
と呼ぶ。
第２図は第１図で示した主要な信号のタイミング関係等
を示すものであり、対応する信号には同一符号？付しで
ある。
を示すものであり、対応する信号には同一符号？付しで
ある。
サンプルホールドパルスＱ９ｔ−受けて、徐々に変化す
る被除数となるアナログ入力電圧■１ と除数となるア
ナログ入力電圧Ｖ２ とをサンプルホールドした第１の
ホールド電圧（２）及び第２のホー・ルド電圧（４）は
共に第２図に示したように階段状の波形になる。
る被除数となるアナログ入力電圧■１ と除数となるア
ナログ入力電圧Ｖ２ とをサンプルホールドした第１の
ホールド電圧（２）及び第２のホー・ルド電圧（４）は
共に第２図に示したように階段状の波形になる。
リセットパルスαηを受けてカウンタ（Ｉｚの内容をリ
セットするとカウンタ出力α３もリセットされ。
セットするとカウンタ出力α３もリセットされ。
第１のＤ ／ Ａ変換器（５）の出力である第１のＤ／
Ａ出力（６）もリセットされる。ここで、Ｄ／Ａ変換器
はいずれもアナログの基準電圧と別途ディジタルで指定
する内容（ＭＳＢは符号ヒツトとする。）との積に比例
する電圧音出力するタイプのもの音使用すると、第１の
Ｄ ／ Ａ出力（６）は第２のホールド電圧（４）とカ
ウンタ出力ｕ３１を対応する２進数（ＭＳＢは符号ビッ
ト）との積に比例する。
Ａ出力（６）もリセットされる。ここで、Ｄ／Ａ変換器
はいずれもアナログの基準電圧と別途ディジタルで指定
する内容（ＭＳＢは符号ヒツトとする。）との積に比例
する電圧音出力するタイプのもの音使用すると、第１の
Ｄ ／ Ａ出力（６）は第２のホールド電圧（４）とカ
ウンタ出力ｕ３１を対応する２進数（ＭＳＢは符号ビッ
ト）との積に比例する。
ケート信号ａＱヲ受けてカウンタｕｚがゲートクロック
（ＩＩＩＪ−カウントすると、第１のＤ ／ Ａ出力（
６）はその値が第１のホールド電圧（２１と一致するま
で直線状に変化し、一致したところで比較器出力（８）
全受けてタイミング制御回路翰からのケート信号（１１
９は“θ″レベルなりゲートを閉じる。このときのカウ
ンタ出力ｆ１３１’ｉストアパルスαｅによってレジス
タ０にストアし、その内容であるレジスタ出力Ｑ９に従
って第２のＤ ／ Ａ変換器ｔ２ｕでＤ／Ａ変換すると
、その出力である第２のＤ ／ Ａ出力ｖＯは次の性質
を有する。
（ＩＩＩＪ−カウントすると、第１のＤ ／ Ａ出力（
６）はその値が第１のホールド電圧（２１と一致するま
で直線状に変化し、一致したところで比較器出力（８）
全受けてタイミング制御回路翰からのケート信号（１１
９は“θ″レベルなりゲートを閉じる。このときのカウ
ンタ出力ｆ１３１’ｉストアパルスαｅによってレジス
タ０にストアし、その内容であるレジスタ出力Ｑ９に従
って第２のＤ ／ Ａ変換器ｔ２ｕでＤ／Ａ変換すると
、その出力である第２のＤ ／ Ａ出力ｖＯは次の性質
を有する。
第２のＤ ／ Ａ出力Ｖ□ は第２のＤ／Ａ変換器Ｃａ
ｌ＋の基準１．圧ＶＲとレジスタ出力ａ９との積、ｊな
わち基準電圧ＶＲとレジスタＩにストアされるカウンタ
出力α３との積に比例する。このときの第１のＤ／Ａ出
力（６）は、上記レジスタαａにストアされるカウンタ
出力０と第２のホールド電圧（４）との積に比例し、こ
れが第１のホールド電圧（２）に等しい。
ｌ＋の基準１．圧ＶＲとレジスタ出力ａ９との積、ｊな
わち基準電圧ＶＲとレジスタＩにストアされるカウンタ
出力α３との積に比例する。このときの第１のＤ／Ａ出
力（６）は、上記レジスタαａにストアされるカウンタ
出力０と第２のホールド電圧（４）との積に比例し、こ
れが第１のホールド電圧（２）に等しい。
したがって、第１のホールド電圧（２１は第２のホール
ド電圧（４）と第２のＤ ／ Ａ出力ｖ□ と第２のＤ
／Ａ変換器圓の基準電圧ＶＨの３つの積に比例する。
ド電圧（４）と第２のＤ ／ Ａ出力ｖ□ と第２のＤ
／Ａ変換器圓の基準電圧ＶＨの３つの積に比例する。
これから、第２のＤ／Ａ出力ｖＯは第１のホールド電圧
（２）と第２のホールド電圧（４）との商に比例するこ
とがわかる。
（２）と第２のホールド電圧（４）との商に比例するこ
とがわかる。
ここで、第１のホールド電圧（２）と第２のホールド電
圧（４）はそれぞれサンプルホールドされる瞬間の第１
のアナログ入力電圧ｖ１ と第２のアナログ入力電圧ｖ
２ に等しいので、結局第２のＤ ／ Ａ出力ｖｏ は
す禄プルホールドされる瞬間の抛１のアナログが入力電
圧Ｖ１ と第２のアナログ入力電圧ｖ２ との商に比例
することになる。
圧（４）はそれぞれサンプルホールドされる瞬間の第１
のアナログ入力電圧ｖ１ と第２のアナログ入力電圧ｖ
２ に等しいので、結局第２のＤ ／ Ａ出力ｖｏ は
す禄プルホールドされる瞬間の抛１のアナログが入力電
圧Ｖ１ と第２のアナログ入力電圧ｖ２ との商に比例
することになる。
このことから、比例定数、サンプリング速度。
クロック周波数、Ｄ／Ａ変換器のビット数等を適切に選
ぶことＫより所要の精度を有するアナログ型の除算器を
構成できることがわかる。
ぶことＫより所要の精度を有するアナログ型の除算器を
構成できることがわかる。
以上は被除数、除数が共に１個の場合について説明した
が、第２のＤ ／ Ａ変換器Ｃυの基準電圧ＶＲを被除
数としても用いる等の工夫をすることにより、類似の方
法で被除数、除数となる各入力数を適宜増加できること
は容易にわかる。
が、第２のＤ ／ Ａ変換器Ｃυの基準電圧ＶＲを被除
数としても用いる等の工夫をすることにより、類似の方
法で被除数、除数となる各入力数を適宜増加できること
は容易にわかる。
この発明は以上説明したとおり、サンプルホールド回路
、Ｄ／Ａ変換器、カウンタ、レジスタ。
、Ｄ／Ａ変換器、カウンタ、レジスタ。
比較器、ケート、タイミング制御回路等人工衛星搭載用
に認定された部品及び回路を用いた簡単な構成で小型で
しかも精良のよい人工衛星搭載用アナログ型際算器全容
易に得ることができるという効果がある。
に認定された部品及び回路を用いた簡単な構成で小型で
しかも精良のよい人工衛星搭載用アナログ型際算器全容
易に得ることができるという効果がある。
第１図はこの発明の一実施例全示す図、第２図は主要な
信号のタイミング関係等を示す図である。 図において（１）は第１のサンプルホールド回路。 （２）は第１のホールド電圧、（３）は第２のサンプル
ホールド回路、（４）は第２のホールド電圧、（５）は
第１のＤ ／ Ａ変換器、（６）は第１のＤ ／ Ａ出
力、（７）は比較器、（８）は比較器出力、（９）はク
ロック、ααはゲー）、（ＩＩ）はゲートク０ツク、、
ＩＪ２１はカウンタ、 ａ３１はカウンタ出力、 Ｑ４
１はレジスタ、０５１はレジスタ出力。 ｕｅはストアパルス、＋ｌηはリセットパルス、ｕｅは
ゲート信号、α９はサンプルホールドパルス、ＣＡはタ
イミング制御回路、Ｃ！υは第２のＤ ／ Ａ変換器で
ある。 なお１図中同一符号は同一または相当部分を示す。 代理人大岩増雄 第２図 −一一◆詩間
信号のタイミング関係等を示す図である。 図において（１）は第１のサンプルホールド回路。 （２）は第１のホールド電圧、（３）は第２のサンプル
ホールド回路、（４）は第２のホールド電圧、（５）は
第１のＤ ／ Ａ変換器、（６）は第１のＤ ／ Ａ出
力、（７）は比較器、（８）は比較器出力、（９）はク
ロック、ααはゲー）、（ＩＩ）はゲートク０ツク、、
ＩＪ２１はカウンタ、 ａ３１はカウンタ出力、 Ｑ４
１はレジスタ、０５１はレジスタ出力。 ｕｅはストアパルス、＋ｌηはリセットパルス、ｕｅは
ゲート信号、α９はサンプルホールドパルス、ＣＡはタ
イミング制御回路、Ｃ！υは第２のＤ ／ Ａ変換器で
ある。 なお１図中同一符号は同一または相当部分を示す。 代理人大岩増雄 第２図 −一一◆詩間
Claims (1)
- 【特許請求の範囲】 被除数及び除数となるべきアナログ入力電圧をそれぞれ
サンプルホールドするサンプルホールド回路と、除数と
なるべきアナログ入力電圧のサンプルホールドされた値
を基準入力電圧とし、この電圧に比例した電圧を出力す
るＤ ／ Ａ変換器と。 このＤ ／ Ａ変換器の出力及び被除数となるべきアナ
ログ入力電圧のサンプルホールドさハた値とを比較する
比較器と、上記Ｄ ／ ｐ、変換器のテイジタル入力を
供給するためのカウンタと、カウンタに供給するクロッ
クを制御するゲートと、上記比較器の出力信号を受けて
上記ゲートに制御イぎ号音出力したり、その他必要なタ
イミング信号を発生するタイミング制御回路と、上記比
軟器の入力信号レベルが一致したときの上記カウンタの
内容をストアするレジスタと、このレジスタの内容全り
／Ａ変換するＤ／Ａ食侠器とで構成されることを特徴と
する人工衛星搭載用アナログ型除算器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4502484A JPS60189580A (ja) | 1984-03-09 | 1984-03-09 | 人工衛星搭載用アナログ型除算器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4502484A JPS60189580A (ja) | 1984-03-09 | 1984-03-09 | 人工衛星搭載用アナログ型除算器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60189580A true JPS60189580A (ja) | 1985-09-27 |
Family
ID=12707762
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4502484A Pending JPS60189580A (ja) | 1984-03-09 | 1984-03-09 | 人工衛星搭載用アナログ型除算器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60189580A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63126079A (ja) * | 1986-11-11 | 1988-05-30 | Seiichi Okuhara | 割算回路 |
| WO1989012280A1 (fr) * | 1988-06-09 | 1989-12-14 | Asahi Kasei Microsystems Co., Ltd. | Circuit d'operation analogique |
-
1984
- 1984-03-09 JP JP4502484A patent/JPS60189580A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63126079A (ja) * | 1986-11-11 | 1988-05-30 | Seiichi Okuhara | 割算回路 |
| WO1989012280A1 (fr) * | 1988-06-09 | 1989-12-14 | Asahi Kasei Microsystems Co., Ltd. | Circuit d'operation analogique |
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