JPS60192419A - 半導体回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （技術分野） 本発明は、論理回路を含む半導体回路に関する。

（従来技術） 近年、半導体集積回路の集積度が向上し、ＬＳＩからＶ
Ｌ８　Ｉ規模になるにつ肛て、マイクロプロセッサの様
な汎用のＬ８１以外にセミカスタムＬＳＩの形態の一種
であるゲートアレイ方式にて、設計さｎるＬＳＩの開発
が一般的になってきた〇現在のディジタル装ｆｌｉｔは
、汎用の８８１／ＭＳＩを多数使用し、プリント板上に
実装して構成しているが、こｎらのＳ８Ｉ／ＭＳＩをゲ
ートアレイ方式で設計さ几るＬ８ＩＫと９込んで装置の
ＬＳＩ化が進んでいる。

このゲートアレイ方式によるＬＳＩの特徴は、よく知ら
れている様に、ＬＳＩを製造する工程にさ肛るＬＳＩで
ある。このゲートアレイ方式では、　□おいて、拡散工
程を完了したウエノ１−に顧客仕様の回路を配線工程だ
けで変えることにより、開発ファンクションブロックと
呼ば几る８ＳＩクラスの論理回路をベースとして用意し
、そのファンクシ目ンブロックの入力、出力の端子全接
続される。

近年ゲートアレイの分野では消費重力が少なくノイズマ
ージンが大きいこ−とを特徴とするＣＭＯＳデバイスを
用いた１、８Ｉが急速に発展、増加をたとっている。

第１図、第２図は０ＭＯ８形の論理回路例を示す回路図
でるる。０ＭＯ８形の論理回路の特徴として、第１，２
図に示す様にＭＯ８型トランジスタの直列立積によって
論理が構成さｎるのは周知のことである。

ゲートアレイの様に、ＬＳＩ内で同一形状のトランジス
タセルを用いて、論理を構成するため、Ｐチャネル、Ｎ
チャネルの駆動能力の差、及びトランジスタの直列立積
効果によって、そｎぞｎのファンクションブロックによ
って、立上り、立下りの遅延時間の差が大きいため、Ｌ
ＳＩの設計をする上で、順序回路に対するクロックやデ
ータの人力のタイミング見積りを行なうとき、ファンク
ションブロックの立上り、立下りの時間の設定が非常に
軍費である。

第３図は従来の半導体回路の一例の回路図で、インバー
タ遅延時間−ファンアラ）％性測定回路を示している。

従来、論理回路の遅延時間の設定において、第３図の様
に、出力に負荷を接続した論理回路を１列に接続（−た
パスの遅延時間を接続論理回路の段数で割った値で遅延
時間の負荷特性を定義し、遅延時間設定を行なっている
。しかし、この遅延時間は、立下り時間と立下９時間を
加えた値の１／２の値でめるので、立上り遅延時間、立
下９遅延時間の導出は不可能のため、タイミング見積上
のデータとしては使用できないという欠点がめった。

（発明の目的） 本発明の目的は、上記の欠点を除去することにより、論
理回路の立上り、立下り遅延時間の測定を可能とする半
導体回路を提供することにある。

（発明の構成） 本発明の半導体回路は、第１の論理回路と該第１の論理
回路の出力に負荷を接続したことからなる第２の調理回
路とを交互に直列に接続することから構成される。

（実施例） 以下、本発明の実施例について図面を参照して説明する
。

第４図は本発明の一実施例を示す回路図でめる。

本実施例は、第１の論理回路としての無負荷の論理回路
１と、第２の論理回路としての、負荷３を出力に接続し
７を論理回路１と同一の論理回路２を交互に直列に接続
することから構成さｎる。

そして、入力に立上り信号、立下り信号を入力すること
によってそｎぞｎの負荷３が接続されている論理回路２
が立上り又は立下りだけに動作するよう論理を組み、全
体の遅延時間を第４図中の無負荷の論理回路１と負荷３
を接続した同一の論理回路２を１組と考えると、入力の
立上り、立下り入力により、論理回路の立上り、立下シ
遅延時間の負荷特性が導出さ几る。

第５図は本発明の他の実施例を示す回路図で、実際に本
発明を用いたインバータの立上シ、立下り遅延時間のフ
ァンアウト負荷特性を測定する回路を示す。

パス５１は、入力端子ＩＮからバッファ５７を介してセ
レクタ５８に接続さｎ１他のパス５２゜５３に対する基
準となる。パス５２は、インバータ５５とそのファンア
ウト負荷が１であるインバータ５６とが交互に直列に接
続さｆ′したインバータ遅延パスであり、同様にパス５
３はインバータ５５′とそのファンアウト負荷が３であ
るインバータ５６’５− からなる遅延パスである。なお５９はその負荷である。

セレクタ５８は２つのセレクト信号Ｓ１．Ｓ２に接続さ
ｎると共に、その出力は出力端子ＯＵＴに接続さ庇る。

次に、本実施例を用いての遅延時間の測定について説明
する。

セレクタ５８のセレクト信号ｓｌ、　８．　を動作させ
、そｎぞ几のパス５１〜５３を分岐させ、入力端子ＩＮ
に所定の測定用信号を印加することにより、容易にそｎ
ぞれの遅延時間、Ｔ　ＦＬＨＦＯ−１，ＴＩ’１ｌＬＦ
Ｏ−１ＴＰＬＩ（ＦＯ−３，ＴＰＨＬＦＯ−１を測定で
きる０ここでｓ　ＴＰＬＨＰＯＩ。

ＴＰＬＨＦＯ−１はそｎぞ扛インバータ５５．５６を１
組みの論理回路とじ窺ときの立上り遅延時間及び立下υ
遅延時間でＩｌｌ、ＴＰＬＨＦＯ−３，’Ｉ’ｒｎｔ、
ｒｏ−３はそれぞお、ＦＯ＝１　はファンアウト１をＦ
Ｏ＝３　はファンアウト３を意味する。従って、 ＴＰＬＨＦＯ−ｔ　＝ＴＰＨＬＦＯ−１＝　２Ｔｌｐ１
ｖｏ−１鴨（Ｔｐｄｒｒｏ−１十Ｔｐｄｆ　ＦＯ−１） ６− ＴＰＬＨＦＯ−ａ　＝２Ｔｐｄｙｏ−１＋２ΔＴｐｄｒ
／ｙＯＴＰ）ＬＦＯ−３″２Ｔｐｄｌｏ−１＋２ΔＴｌ
）ｄｆ／ＦＯたソし−Ｔｐｄｒｏ−ｍｌ　；　インバー
タ５５．５６単独の平均遅延時間 ’ｒ、ｄｒｙｏ−０．インバータ５５．５６単独の立上
り遅延時間 Ｔｉ）ｄ　ｆ　ｒｏ＝１　；インバータ５５．５６単独
の立下り遅延時間 ΔＴｐｄｒ／ｒｏ；ファンアウト当りの立上９遅延時間
の増分 ａＴｐｄｆ／ｒＯｉファンアウト当りの立下シ遅延時間
の増分 となり、ファンアウト当りの立上シ遅延時間、立下り遅
延時間が導出さ几る０ なお、ここでＡＴｐｄｒ：、ΔＴ、ｄｆ＝１：αでめる
とすると、インバータ自身の出力容量をＣとす几ば、（
ΔＴｐｄｒ／Ｆｏ刊ｐ”／’ｏ　）イ２　ＴｐｄＦ　−
１（ΔＴｐｄｒ／ｒｏ＋”ｐｄｒ／Ｆｏ）Ｃ−２Ｔｐａ
ｒｏｍｌ（１十α）Ｔｐｄｒ／ＦＯ″Ｃ：２ＴｐｄＦＯ
，１よってｓ　Ｔｐｄｒｒｏ−１＝Ｔｐｄｒ／７ｏ°Ｃ
＝（ｉ＋ａ）”ｐｄｒｏ−ｔ’ｒｐｄ　ｆ　Ｆ　Ｏ−１
：′Ｉ！ｐｄｆ／Ｗ　Ｏ＠Ｃ＝６　Ｔｐｄ　ＦＯ−１と
なるＯ なお、本実施例におけるセレクタは測定の便宜上必要な
ものであって、例えばゲートアレイにおいて始めから設
けておいてもよいし、又　測定の際の測定装置の万に付
加してもよく本発明に必須のものではない。

（′＃５明の効果） 以上、詳細に説明したとおり、本発明の半導体回路は、
上記の構成に工９、論理回路の立上り、立下り遅延時間
が導出さｎｌそれぞれの負荷特性も導出さｎ／）という
効果を有している。従って、本発明を用いて、試験用の
ＬＳＩを設計試作すｎばファンクションブロックの立上
り、立下り遅延時間がめらｎ％順序回路の人力タイミン
グの見積りにおいて、非常に有効でおり、マージンを最
小にでき、ＬＳＩとしての最大の性能を引きだすことが
できその効果は大である。

【図面の簡単な説明】

第１図、第２図は０ＭＯ８形の論理回路例を示す回路図
、第３図は従来の半導体回路の一例を示す回路図、第４
図は本発明の一実施例を示す回路図、第５図は本発明の
他の実施例を示す回路図である。 １．２・・・・・・論理回路、３・・・・・・負荷、５
１，５２゜５３・・・・・・パス、５５．５５’、５６
，５６１・・・・・・インバータ、５７・・・・・・バ
ッファ、５８・・・・・・セレクタ、５９・・・・・・
負荷、ＩＮ・・・・・・入力端子、ＯＵＴ・・・・・・
出力端子、Ｓｌ、８２・・・・・・セレクト（Ｎ号。 ９− 第１図 〒２回

Claims (1)

【特許請求の範囲】
1. 第１の論理回路と該第１の論理回路の出力に負荷を接続
   したことからなる第２の論理回路とを交互に直列に接続
   した論理回路を含むことを特徴とする半導体回路。