JPS60193379A - 低抵抗単結晶領域形成方法 - Google Patents
低抵抗単結晶領域形成方法Info
- Publication number
- JPS60193379A JPS60193379A JP59049835A JP4983584A JPS60193379A JP S60193379 A JPS60193379 A JP S60193379A JP 59049835 A JP59049835 A JP 59049835A JP 4983584 A JP4983584 A JP 4983584A JP S60193379 A JPS60193379 A JP S60193379A
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- JP
- Japan
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- film
- silicon
- deposited
- gate length
- nitriding
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- Pending
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、シリコン基板の所望の個所に微細な低抵抗領
域ｔ−得る方法に関するものである。
域ｔ−得る方法に関するものである。
ＭＯＢ（Ｍｅｔａｌ−Ｏｚｉｄｅ−８ｇｔｎｉｃｏｎｄ
ｓｃｔｏｒ ） ）ランジスタのソース及びドレイン領
域の形成には拡散あるいはイオン注入が用いられている
。素子が微細化すると多結晶シリコンをゲートとし、自
己整合形でイオン注入を行う方法が主として採用される
。
ｓｃｔｏｒ ） ）ランジスタのソース及びドレイン領
域の形成には拡散あるいはイオン注入が用いられている
。素子が微細化すると多結晶シリコンをゲートとし、自
己整合形でイオン注入を行う方法が主として採用される
。
しかじな６ｉらこの方法は、マスク上のゲート長に対し
、イオン注入の注入深さ程度の２倍だけ実際のゲート長
が短くなるという欠点や、イオン注入の際に汚染や欠陥
発生の危険があるという欠点を有していた。
、イオン注入の注入深さ程度の２倍だけ実際のゲート長
が短くなるという欠点や、イオン注入の際に汚染や欠陥
発生の危険があるという欠点を有していた。
本発明は、このような従来の欠点を除去せしめてよシフ
リーンでマスク上のゲート長と実際のゲート長とが一致
するような低抵抗単結晶領域形成方法を提供することに
ある。
リーンでマスク上のゲート長と実際のゲート長とが一致
するような低抵抗単結晶領域形成方法を提供することに
ある。
本発明は微細なＭＤＳ ）ランジスタ形成に際し、異方
性エツチングと選択エピタキシャル成長とを組合わせる
ことによって、従来法の有する欠点のないソース及びド
レイン領域を得るもので、シリコン基板表面に非晶質絶
縁膜で被覆δれた領域とシリコンが露出した領域とを設
け、異方性エツチング溶液を用いて前記のシリコンが露
出した領域のシリコンをエツチングして溝を形成し、不
純物をドーピングしながら前記溝の領域のみにシリコン
膜を成長させることを特徴とする低抵抗単結晶領域形成
方法である。
性エツチングと選択エピタキシャル成長とを組合わせる
ことによって、従来法の有する欠点のないソース及びド
レイン領域を得るもので、シリコン基板表面に非晶質絶
縁膜で被覆δれた領域とシリコンが露出した領域とを設
け、異方性エツチング溶液を用いて前記のシリコンが露
出した領域のシリコンをエツチングして溝を形成し、不
純物をドーピングしながら前記溝の領域のみにシリコン
膜を成長させることを特徴とする低抵抗単結晶領域形成
方法である。
以下、実施例を用いて本発明の詳細な説明する。
第１図（Ｇ）〜（ｄ）は本発明の実施例の工程を順に示
す図である。図中（α）は（１００）方位のｐ型シリコ
ン基板１０表面を酸化して薄い酸化シリコン膜２を形成
した後、その上にゲートとなる多結晶シリコン膜３を不
純物ドーピングを行いながら堆積し、更に薄い窒化シリ
コン膜４を堆積した後、窒化シリコン膜４及び多結晶シ
リコン膜３をバターニングした状態を示している。多結
晶シリコン膜３へのドーピングは堆積後イオン注入を用
いてもかまわない。図中（６）は（α）の工程の後薄い
窒化シリコン膜４を更に堆積し、反応性イオンエツチン
グによって酸化膜２上の窒化シリコン膜だけを除去し、
更に酸化シリコン膜２をフッ酸で除去した状態を示して
いる゛。多結晶シリコン膜３は窒化シリコン膜４′で覆
われる。最後に除去した酸化シリコン膜４はイオンエツ
チングによる汚染を防止するためにはきわめて有効であ
つｆｃ ｅ （Ｃ）はヒドラジンを用いて（ｂ）の工程でシリコンが
露出している領域をエツチングして溝５を形成した状態
である。エツチング溶液はヒドラジンに限るものではな
いが、（１１１）面が出やすいために溝５の側面と基板
表面とは５４．７度の角度を示す。（菊はドーピングを
行いながら選択エピタキシャル成長を行った後の状態を
示す。原料ガスとしては、５ｉｌｌｓＣ１＊ 、ＨＣＩ
、ＰＩ（ｓを用い低抵抗単結晶領域６をほぼ最初の基
板表面と同程度になるまで成長した。
す図である。図中（α）は（１００）方位のｐ型シリコ
ン基板１０表面を酸化して薄い酸化シリコン膜２を形成
した後、その上にゲートとなる多結晶シリコン膜３を不
純物ドーピングを行いながら堆積し、更に薄い窒化シリ
コン膜４を堆積した後、窒化シリコン膜４及び多結晶シ
リコン膜３をバターニングした状態を示している。多結
晶シリコン膜３へのドーピングは堆積後イオン注入を用
いてもかまわない。図中（６）は（α）の工程の後薄い
窒化シリコン膜４を更に堆積し、反応性イオンエツチン
グによって酸化膜２上の窒化シリコン膜だけを除去し、
更に酸化シリコン膜２をフッ酸で除去した状態を示して
いる゛。多結晶シリコン膜３は窒化シリコン膜４′で覆
われる。最後に除去した酸化シリコン膜４はイオンエツ
チングによる汚染を防止するためにはきわめて有効であ
つｆｃ ｅ （Ｃ）はヒドラジンを用いて（ｂ）の工程でシリコンが
露出している領域をエツチングして溝５を形成した状態
である。エツチング溶液はヒドラジンに限るものではな
いが、（１１１）面が出やすいために溝５の側面と基板
表面とは５４．７度の角度を示す。（菊はドーピングを
行いながら選択エピタキシャル成長を行った後の状態を
示す。原料ガスとしては、５ｉｌｌｓＣ１＊ 、ＨＣＩ
、ＰＩ（ｓを用い低抵抗単結晶領域６をほぼ最初の基
板表面と同程度になるまで成長した。
（カの工程の後は低抵抗単結晶領域６０表面を酸化して
薄い酸化シリコン膜を形成した後、化学的気相析出法に
よって酸化シリコン膜を堆積してパツシヘーション膜ト
シ、ソの後ゲート、ソース、〜 ドレイン領域に穴あけを行い、配線とのコンタクトをと
って完了する。
薄い酸化シリコン膜を形成した後、化学的気相析出法に
よって酸化シリコン膜を堆積してパツシヘーション膜ト
シ、ソの後ゲート、ソース、〜 ドレイン領域に穴あけを行い、配線とのコンタクトをと
って完了する。
本発明の結果の一例を示すと、基板シリコンのエツチン
グ深さ及び成長厚さ〜０．２μｍの場合に、成長温度９
５０℃で減圧化で成長し、原料ガス１ｃＰｆＩ、／５ｉ
ＨｉＣｌｐ＋ −０，０１５、ＨＣｌ／ＳｉルＣノ、〜
４を用いたときにシート抵抗は２０００／Ｌ］であつｊ
ｃ、マスク上のチャンネル長と実際のチャンネル長との
差は片側で〜０．０３μｍであり、イオン注入を用いた
場合の値〜０．２μｍより大幅に減少した。
グ深さ及び成長厚さ〜０．２μｍの場合に、成長温度９
５０℃で減圧化で成長し、原料ガス１ｃＰｆＩ、／５ｉ
ＨｉＣｌｐ＋ −０，０１５、ＨＣｌ／ＳｉルＣノ、〜
４を用いたときにシート抵抗は２０００／Ｌ］であつｊ
ｃ、マスク上のチャンネル長と実際のチャンネル長との
差は片側で〜０．０３μｍであり、イオン注入を用いた
場合の値〜０．２μｍより大幅に減少した。
以上詳細に述べた通り、本発明によればたとえばドライ
・プロセス中に受けやすい汚染の問題がなく、クリーン
なプロセスで行うことが可能となシ、マスク上と実際と
のゲート長の差が従来に較べ小さい低抵抗単結晶領域形
成方法を得ることができる効果を有するものである。
・プロセス中に受けやすい汚染の問題がなく、クリーン
なプロセスで行うことが可能となシ、マスク上と実際と
のゲート長の差が従来に較べ小さい低抵抗単結晶領域形
成方法を得ることができる効果を有するものである。
第１図（ｃＬ）〜（ｄ）は不発ψ」の実施例の工程を工
程順に示す断面図である。 （・・・１ｍシリコン基板、２・・・薄い酸化シリコン
膜、３・・・多結晶シリコン膜、４・・・窒化シリコン
膜、５・・・エツチングで形成されｆｃ溝、６・・・ｎ
型の低抵抗第１図 （α）
程順に示す断面図である。 （・・・１ｍシリコン基板、２・・・薄い酸化シリコン
膜、３・・・多結晶シリコン膜、４・・・窒化シリコン
膜、５・・・エツチングで形成されｆｃ溝、６・・・ｎ
型の低抵抗第１図 （α）
Claims (1)
- （１ンシリコン基板表面に非晶質絶縁膜で被覆された領
域とシリコンが露出した領域とを設け、異方性エツチン
グ溶液を用いて前記のシリコンが露出した領域のシリコ
ンをエツチングして溝を形成し、不純物をドーピングし
ながら前記濤の領域のみにシリコン膜を成長させること
を特徴とする低抵抗単結晶領域形成方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59049835A JPS60193379A (ja) | 1984-03-15 | 1984-03-15 | 低抵抗単結晶領域形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59049835A JPS60193379A (ja) | 1984-03-15 | 1984-03-15 | 低抵抗単結晶領域形成方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60193379A true JPS60193379A (ja) | 1985-10-01 |
Family
ID=12842137
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59049835A Pending JPS60193379A (ja) | 1984-03-15 | 1984-03-15 | 低抵抗単結晶領域形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60193379A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63153863A (ja) * | 1986-12-18 | 1988-06-27 | Fujitsu Ltd | 半導体装置の製造方法 |
| KR100406537B1 (ko) * | 2001-12-03 | 2003-11-20 | 주식회사 하이닉스반도체 | 반도체장치의 제조 방법 |
| JP2006013082A (ja) * | 2004-06-24 | 2006-01-12 | Fujitsu Ltd | 半導体装置とその製造方法、及び半導体装置の評価方法 |
| JP2006060188A (ja) * | 2004-08-20 | 2006-03-02 | Samsung Electronics Co Ltd | トランジスタ及びこれの製造方法 |
| JP2006060222A (ja) * | 2004-08-20 | 2006-03-02 | Samsung Electronics Co Ltd | トランジスタ及びこれの製造方法 |
-
1984
- 1984-03-15 JP JP59049835A patent/JPS60193379A/ja active Pending
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63153863A (ja) * | 1986-12-18 | 1988-06-27 | Fujitsu Ltd | 半導体装置の製造方法 |
| KR100406537B1 (ko) * | 2001-12-03 | 2003-11-20 | 주식회사 하이닉스반도체 | 반도체장치의 제조 방법 |
| JP2006013082A (ja) * | 2004-06-24 | 2006-01-12 | Fujitsu Ltd | 半導体装置とその製造方法、及び半導体装置の評価方法 |
| US7989299B2 (en) | 2004-06-24 | 2011-08-02 | Fujitsu Semiconductor Limited | Semiconductor device, method of manufacturing the same, and method of evaluating semiconductor device |
| US9093529B2 (en) | 2004-06-24 | 2015-07-28 | Fujitsu Semiconductor Limited | Semiconductor device, method of manufacturing the same, and method of evaluating semiconductor device |
| US9437737B2 (en) | 2004-06-24 | 2016-09-06 | Fujitsu Semiconductor Limited | Semiconductor device, method of manufacturing the same, and method of evaluating semiconductor device |
| US9825171B2 (en) | 2004-06-24 | 2017-11-21 | Fujitsu Semiconductor Limited | Semiconductor device, method of manufacturing the same, and method of evaluating semiconductor device |
| JP2006060188A (ja) * | 2004-08-20 | 2006-03-02 | Samsung Electronics Co Ltd | トランジスタ及びこれの製造方法 |
| JP2006060222A (ja) * | 2004-08-20 | 2006-03-02 | Samsung Electronics Co Ltd | トランジスタ及びこれの製造方法 |
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