JPS60198639A - データ処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［技術分野］ この発明は、データ処理技術さらにはマイクロコンピュ
ータシステムに適用して有効な技術に関し、例えばマイ
クロプログラム方式のマイクロプロセッサに利用して有
効な技術に関する。

［背景技術］ マイクロプロセッサ内の制御方式として、ハードワイヤ
方式とマイクロプログラム方式とが知られている。この
うち、マイクロプログラム方式は、加算器やレジスタな
どからなる実行ユニットに対するデータ転送順序や演算
順序の制御およびゲート回路やレジスタ等の制御を、読
出し専用のメモリ（コントロールストレージ、以下マイ
クロＲＯＭと称する）に格納されているマイクロプログ
ラムに従って行なうものである。

マイクロプログラムは、”　０１’　、　′１　ｎのビ
ットパターンにより表現された複数のマイクロ命令（制
御語）から構成されている。マイクロプログラムを構成
するマイクロ命令は、第１図に示すように、次のマイク
ロ命令を指示する順序制御フィールドＦ１と実行ユニッ
ト内の機能回路の制御を行なう静的制御フィールドＦ２
とからなる。

このうち、順序制御フィールドＦ１は、従来、次のマイ
クロ命令の入っているアドレスを示すネクストアドレス
フィールドｆａと、ページと呼ばれる分岐指示のための
分岐指示フィールドｆＰとにより構成されていた。（彦
根出版発行［マイクロプログラミングとその応用」第４
３頁）。そのため、順序制御フィールドＦ１は、ページ
とネクストアドレスの各ビット数を合計したビット数分
の幅が必要であった。

ところで、マイクロプログラム制御方式では、ＬＤＡの
ような転送命令やＡＤＤのような演算命令その他の種々
のマクロ命令を一群のマイクロ命令サイクルで実行する
わけであるが、−？のマクロ命令と他のマクロ命令サイ
クルの中に同じマイクロ命令が含まれることがある。こ
の場合、同じマイクロ命令は共通化して、この共通マイ
クロ命令を実行した後で、それぞれのマイクロ命令に分
岐させるようにすれば、同一のマイクロ命令をマイクロ
ＲＯＭ内に幾つも入れておく必要がなくなる。これによ
って、マイクロＲＯＭの容量を減らすことができる。こ
のような命令サイクルの分岐を行なう際に分岐先を示す
指標として、上記順序制御フィールドＦ１における分岐
指示フィールド（ページ）ｆｐが使用される。

従って、マクロ命令の種類が多くなってたくさんの命令
サイクルが必要とされる場合でも、同一のマイクロ命令
を共通化することにより、マイクロＲＯＭ全体の容量を
減らすことができる。ところが、マイクロ命令の共通化
をどんどん進めると、分岐数すなわちページ数が多くな
るため、分岐指示フィールドのビット数を多くする必要
がある。

例えば、ページ数が５を越えると分岐指示フィールドを
３ビット以上に構成してやる必要がある。

そのため、第１図のようなフィールド構成では、マイク
ロプログラムにおける分岐数が増えるほど、マイクロ命
令のフィールドの幅（ビット数）が広くなり、マイクロ
ＲＯＭの容量が増加するという不都合があることが本発
明者によって明らかにされた。

なお、前記静的制御フィールドＦ２は、グループ単位に
まとめられた幾つかのサブフィールドｆ、〜ｆｎによっ
て構成されている。また、上記各フィールドＦ１．Ｆ２
の他にマイクロプログラマが自由に任意の２進定数をマ
イクロプログラム制御に取り入れることができるように
するエミツトフィールドが設けられることもある。

［発明の目的］ この発明の目的は、従来に比べて顕著な効果を奏するデ
ータ処理技術を提供することにある。

この発明の他の目的は、マイクロプログラム方式のマイ
クロプロセッサに適用した場合に、各マイクロ命令のビ
ット数を減らしてマイクロＲＯＭの容量を減少させ、こ
れによって、マイクロプロセッサ全体のチップサイズを
低減させることにある。

この発明のさらに他の目的は、マイクロプログラムを構
成するマイクロ命令の総数を減らしてマイクロＲＯＭの
容量を減少させ、これによってマイクロプロセッサ全体
のチップサイズを低減させることにある。

この発明の前記ならびにそのほかの目的と新規な特徴に
ついては、本明細書の記述および添附図面から明かにな
るであろう。

［発明の概要］ 本願において開示される発明のうち代表的なものの概要
を説明すれば、下記のとおりである。

すなわち、この発明は、マイクロプログラム方式のマイ
クロプロセッサにおいて、次のマイクロ命令を読み出す
際に前のマイクロ命令の順序制御フィールド内のネクス
トアドレスを使用するときは、分岐指示フィールドのペ
ージは使用されず、また、逆にページを使って次のマイ
クロ命令を読み出す際にはネクストアドレスは使用され
ないことに着目して、ネクストアドレスと分岐指示用の
ページを同一のフィールドに入れるようにするとともに
、新たに順序制御フィールドをネタストアドレスまたは
ページのいずれのフィールドとして使用しているかを示
す識別ビットを設けることにより、ネクストアドレス用
のフィールドの他に。

ページ用のフィールドを設ける必要をなくし、これによ
って順序制御フィールドのビット数さらにはマイクロ命
令のビット数を減らしてマイクロＲＯＭの容量を減少さ
せるという上記目的を達成するものである。

以下この発明を実施例とともに詳細に説明する。

［実施例］ 第２図は、本発明をマイクロプログラム方式のマイクロ
プロセッサ（以下ＣＰＴＪと称する）に適用した場合の
一実施例を示す。図中鎖線Ａで囲まれた部分がＣＰＵで
、このＣＰＵはシリコンのような一個の半導体基板上に
形成される。

このＣＰＵは、制御部１と実行ユニット２とからなり、
ＣＰＵの外側には外部バス３，４を介してＲＯＭやＲＡ
Ｍのようなメモリ５とＩ１０チップ６等が接続され、マ
イクロコンピュータシステムが構成されるようにされて
いる。

制御部１は、マイクロプログラムが格納されたマイクロ
ＲＯＭＩＩと、命令レジスタ１２と、マイクロＲＯＭア
ドレスレジスタ１３と、ネクストアドレスデコーダ１４
と、分岐アドレスデコーダ１５および制御用デコーダ１
６とから構成されている。

マイクロＲＯＭＩＩには、１アドレスごとに１つのマイ
クロ命令が格納され、ネクストアドレスデコーダ１４も
しくは分岐アドレスデコーダ１５のいずれかによって、
マイクロＲＯＭＩＩ内の１つのアドレスがアクセスされ
て、１つのマイクロ命令が読み出されるようにされてい
る。１７ａ。

１７ｂは、上記ネクストアドレスデコーダ１４と分岐ア
ドレスデコーダ１５のいずれのデコーダによってマイク
ロＲＯＭＩＩをアクセスさせるか決定する切換回路であ
って、例えば各デコーダ出力線ごとに設けられたクロッ
クド・インバータにより構成することができる。

上記ネクストアドレスデコーダ１４もしくは分岐アドレ
スデコーダ１５によってアクセスされ、読み出されたマ
イクロ命令の静的制御フィールドのビットは、制御用デ
コーダ１６に供給されてデコードされ、実行ユニット２
内の各部に対する制御信号が形成される。また、読み出
されたマイクロ命令の順序制御フィールドのビットは、
上記マイクロＲＯＭアドレスレジスタ１３に供給され、
保持されるようにされている。

そして、この実施例では、上記マイクロ命令の順序制御
フィールドが第３図に示すように、ネクストアドレスフ
ィールドｆａまたはページフィールドｆｐとして選択的
に使用されるようにされ、かつその中の１ビツトがその
マイクロ命令の順序制御フィールドがネクストアドレス
フィールドｆａとして使用されているか、ページフィー
ルドｆＰとして使用されているかを区別するための識別
ビットＢｄとされている。

この場合、特に制限されないが順序制御フィールドにネ
タストアドレスが入っているときは、識別ビットＢｄに
“０”が書き込まれ、ページが入っているときは、識別
ビットＢｄに′１″が書き込まれるようにされている。

さらに、この実施例では、５〜８種類の分岐すなわちペ
ージを設定できるように、ページフィールドｆｐは３ピ
ツ十で構成されている。また、順序制御フィールド全体
は、ネタストアドレスのビット構成に応じて、ネクスト
アドレスのビット数８に識別ビットの１を加えた９ビツ
トの幅にされている。

従って、順序制御フィールドのビットを保持す奥上記マ
イクロＲＯＭアドレスレジスタ１３は、９ビツト構成に
され、このうち識別ビットＢｄに近い側の３ビツトには
、ページもしくはネクストアドレスの一部（下位３ビツ
ト）が保持されるようにされている。しかも、この共通
のフィールドとなる３ビツトのデータは、上記ネタスト
アドレスデコーダ１４および分岐アドレスデコーダ１５
の両方に対して供給される。

しかして、上記マイクロＲＯＭアドレス１３の各ビット
のうち順序制御フィールドの識別ビットＢｄが入るよう
にされた識別用ビット１３ｄの内容に応じて切換え信号
が形成され、ネクストアドレスデコーダ１４および分岐
アドレスデコーダ１５の各出力線ごとに設けられたクロ
ックド・インバータからなる切換回路１７ａまたは１７
ｂのいずれか一方を開き、他方を閉じるように構成され
ている。そのため、一方のデコーダのみによって、マイ
クロＲＯＭＩＩがアクセスされ、次のアドレスのマイク
ロ命令もしくは分岐先のアドレスのマイクロ命令が読み
出されることになる。

なお、上記命令レジスタ１２には、内部データバス８を
介して外部のメモリ５から読み出されたマクロ命令がフ
ェッチされるようにされており、分岐アドレスデコーダ
１５は命令レジスタ１２にフェッチされたマクロ命令コ
ードと上記マイクロＲＯＭアドレスレジスタ１３から供
給されるページの内容とに基づいて、分岐先のアドレス
を決定するようにされている。

また、上記制御用デコーダ１６は、制御対象となる実行
ユニット２内の各グループに対応して分けられた静的制
御フィールド内のサブフィールドごとに、マイクロＲＯ
ＭＩＩから読み出されたマイクロ命令をデコードして制
御信号を形成するようにされている。

一方、上記実行ユニット２は、プログラムカウンタＰＣ
やインデックスレジスタＩＸ、アキュームレータＡＣＣ
等の特定の用途に使用される専用レジスタと、ワークエ
リアとして使用されるアドレス用とデータ用の汎用レジ
スタ群ＲＧおよび加算、減算２乗算等の演算を行なう論
理演算ユニットＡＬＵ等を有している。また、実行ユニ
ット２内には、入出力されるべきデータ信号をラッチす
る入出力用のデータレジスタＤＲと、内部アドレスバス
７へ出力されるアドレス信号をラッチするアドレス出力
レジスタＭＡＲとが設けられている。

そして、これらのレジスタやＡＬＵ等の機能回路は、内
部バス２１〜２３を介して互いに接続されているととも
に、各機能回路と内部バス２１〜２３との間には、それ
ぞれデータの入出力を行なうゲートＧ１．Ｇ２．・・・
・が設けられている。これらのゲートＧｌ　ｔ　Ｇ２　
？・・・・が前記制御部１内の制御用デコーダ１６から
出力される制御信号によってコントロールされることに
より、マイクロ。

命令に従った順序制御が行なわれて所望のマクロ命令が
実行される。

さらに、ＣＰＵ内部には、外部からリセット端子２４に
供給されるリセット信号Ｒに基づいて、前記マイクロＲ
ＯＭアドレスレジスタ１２やプログラムカウンタＰＣ等
をリセットさせるための内部リセット信号φｒを形成す
るリセット回路２５やＣＰＵに外付けされた水晶振動子
２６の発振信号を分周して適当な内部クロック信号φ１
．φ２を形成するクロック発生回路２７等が設けられて
いる。

なお、２８および２９は、ＣＰＵに外付けされたメモリ
５に対して読出し制御信号ＲＤおよび書込み制御信号Ｗ
Ｒを出力するための制御信号端子である。

次に、上記のごとく構成されたシステムの動作を、その
フローチャートを示す第４図を用いて説明する。

システムの動作開始に先立って、電源投入等によりリセ
ット信号Ｒが形成され、ＣＰＵに供給されると、ＣＰＵ
内のマイクロＲＯＭアドレスレジスタ１３やプログラム
カウンタＰＣ等がリセットされる。するとマイクロＲＯ
Ｍアドレスレジスタ１３の内容が、オペコード（マクロ
命令のコード）を命令レジスタ１２にフェッチさせるオ
ペコードフェッチサイクルの先頭のマイクロ命令が入っ
ているアドレス（例えばｒｏ、ｏ、・・・・０」）にセ
ットされる。また、マイクロＲＯＭアドレスレジスタ１
３の識別用ビット１３ｄは“０”にされているため、切
換回路１７ａが開かれ、１７ｂは閉じられる。そのため
、マイクロＲＯＭＩＩは最初にネタストアドレスデコー
ダ１４によってアクセスされる。

これによって、先ずオペコードフェッチサイクルを構成
するマイクロ命令ＭＩ０１が読み出され、続いてそのマ
イクロ命令ＭＩＩの順序制御フィールド内のネクストア
ドレスによって、オペコードフェッチサイクルの２番目
のマイクロ命令ＭＩＯ２が読み出され、その次にオペコ
ードフェッチサイクルの３番目のマイクロ命令ＭＩＯ３
が読、み出される。

このようにして、次々とオペコードフェッチサイクルの
マイクロ命令ＭＩ０．〜ＭＩ。３が読み出され、静的制
御フィールドの制御語が制御用デコーダ１６でデコード
され、制御信号が形成されると、実行ユニット２内のゲ
ートａｔ　ｌ　Ｇ２１・・・・や機能回路が制御信号に
従って順次動作される。

また、制御信号端子２８には読出し制御信号ＲＤが出力
され、外部メモリ５が読出し可能な状態にされる。一方
、プログラムカウンタＰＣの内容がアドレス出力レジス
タＭＡＲを介して内部アドレスバス２７に出力され、外
部バス３を介してメモリ５に供給され、メモリ５がアク
セスされてマクロ命令が読み出される。

しかして、プログラムカウンタＰＣは、リセット信号φ
ｒによりリセットされると、プログラムの最初のマクロ
命令の入っているメモリ５内のアドレスを示す値（例え
ばｒｏ、ｏ、・・・・０」）にリセットされるため、シ
ステムの動作開始直後のオペコードフェッチサイクル（
ＭＩｏｚ〜Ｍ　Ｉ　ｏ　３）によっ七プログラムの最初
の命令が読み出される。

この命令は、外部バス４および内部データバス８を介し
て命令レジスタ１２に供給され、フェッチされる。

マクロ命令が命令レジスタ１２にフェッチされた後、マ
イクロＲＯＭＩＩから読み出されたマイクロ命令の順序
制御フィールドにページが含まれ、かつ識別ビットＢｄ
が１１１１＋にされていると、マイクロＲＯＭアドレス
レジスタ１３の識別用ビット１３ｄの出力信号に基づい
て切換回路１７ａが閉じられ、代わりに切換回路１７ｂ
が開かれる。これによって、マイクロＲＯＭＩＩは、分
岐アドレスデコーダ１５によってアクセスされるように
なる。しかして、分岐アドレスデコーダ１５は順序制御
フィールド内のページの情報と命令レジスタ１２の内容
とに基づいてアドレスを決定するようになっている。

そのため、マイクロＲＯＭＩＩは、第４図に示すように
最初のページ（Ｐ　ａ　ｇ　ｅ　ＯＯＯ）に含まれてい
る命令サイクルＭ　Ｃｏ　１ｐ　Ｍ　ＣＯ２ｅ・・・・
のうち命令レジスタ１２にフェッチされたマクロ命令に
対応されたサイクル（例えばＭＣ，４）に分岐される。

すると、そのサイクルの先頭のマイクロ命令ＭＩ、、が
格納されているアドレスがアクセスされてその命令ＭＩ
、、が読み出され、続いてネクストアドレスによってマ
イクロ命令Ｍ１１２、Ｍ１１３９Ｍ工１４が読み出され
、次々と実行されて行く。

最初のページ（ＰａｇｅＯｏｏ）の命令サイクルが終了
するとそのサイクルの最後のマイクロ命令の順序制御フ
ィールドによって次のページ（Ｐａｇｅｏｏｌ）が指示
される。その結果、そのページとそのとき命令レジスタ
１２にフェッチされている命令コードによって指定され
るアドレスがアクセスされて、対応する命令サイクル（
例えばＭＣ１１）にジャンプしてそのサイクルの先頭の
マイクロ命令ＭＩ２１が読み出される。

このようにして、次々とページを変えながら所定の命令
サイクルを実行して行くことにより、マクロ命令に対応
した処理がマイクロプロセッサによって実行される。

上記実施例では、ページ指定のために順序制御フィール
ドのうち３ビツトが割り当てられており、−最大８ペー
ジまで分岐可能にされている。

このように、分岐を繰り返して１つのマクロ命令を実行
するように構成されたことにより、同一の命令サイクル
を共用させることができ、これに−よって、同一のマイ
クロ命令を幾つもマイクロＲＯＭ１１の中に入れておく
必要がなくなる。その結果、マイクロＲＯＭＩＩの容量
を減らすことができる。

例えば、加算命令と減算命令においては、演算の対象と
なる数値を汎用レジスタ内のあるレジスタに入れてやる
操作は共通しているので、最初のページ（Ｐ　ａ　ｇ　
ｅ　ＯＯＯ）でそのような操作を行なう命令サイクルを
実行させる。それから、次のページ（Ｐａｇｅｏｏｌ）
に進んで、その数値を加算する操作と減算する操作を実
行する別々の命令サイクルに分かれるようにしてやれば
、演算数値をレジスタにロードする命令サイクルを共用
させることができる。

以上説明したように、この実施例のＣＰＵにおいては、
マイクロ命令の順序制御フィールドが、通常ネクストア
ドレスの入る領域として使用され、各命令サイクルの最
後のマイクロ命令で、次に分岐する先のアドレスを□指
示するページの入る領域として使用されるようにされて
いる。そのため。

ネクストアドレスのフィールドとページのフィールドを
別々の領域にした場合、１１ビツト（ネクストアドレス
８ビツト十ページ３ビツト）必要となるのに対し、この
実施例ではネクストアドレスおよびページ領域のための
８ビツトに識別ビットの１ビツトを加えた９ビツトで済
むことになる。

その結果、マイクロ命令全体のフィールド幅が２ビツト
ずつ減少され、その分マイクロＲＯＭの容量を減らすこ
とができる。

なお上記実施例では、分岐のためのページ数として５〜
８個設定できるようにするため、９ビツトの順序制御フ
ィールドのうち３ビツトが割り当てられているが、ペー
ジを構成するビット数は、これに限定されるものでなく
、ネクストアドレスフィールドの幅の範囲（８ビツト）
内で任意の数例えば２ビツトあるいは４ビツト以上に設
定することもできることは勿論である。

［効果］ （１）マイクロプログラム方式のマイクロブセッサにお
いて、ネクストアドレスと分岐指示用ページを同一のフ
ィールドに入れるようにするとともに、新たに順序制御
フィールドをネクストアドレスまたはページのいずれの
フィールドとして使用しているかを示す識別ビットを設
けるようにしたので６、ネクストアドレス用フィールド
の他にページ用のフィールドを設ける必要をなくし、こ
れによって順序制御フィールドのビット数さらにはマイ
クロ命令のビット数が減少するという作用により、マイ
クロＲＯＭの容量が減少され、マイクロプロセッサのチ
ップサイズが低減されるという効果がある。

（２）マイクロプログラム方式のマイクロブセッサにお
いて、ネクストアドレスと分岐指示用ページを同一のフ
ィールドに入れるようにするとともに、新たに順序制御
フィールドをネクストアドレスまたはページのいずれの
フィールドとして使用しているかを示す識別ビットを設
けるようにしたので、順序制御フィールドの幅を広くす
ることなくページ数すなわち分岐数を増やすことができ
、これによって、重複したマイクロ命令が減ってマイク
ロＲＯＭに格納されるマイクロプログラムの総マイクロ
命令数が減少するという作用により、マイクロＲＯＭの
容量が減少され、マイクロプロセッサのチップサイズが
低減されるという効果がある。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、本発明は上記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない。例えば、上記実施例では
、ネクストアドレスデコーダと分岐アドレスデコーダと
が別々に構成されているが、これらは一体のものであっ
てもよい。

［利用分野］ 以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野であるマイクロプロセッサ
に適用したものについて説明したが、この発明はそ九に
限定されるものでなく、シングルチップマイコンその他
マイクロプログラム方式が適用可能なすべてのデータ処
理システムに利用することができる。

【図面の簡単な説明】

第１図は、従来のマイクロプログラム制御方式における
マイクロ命令のフィールド構成例を示す説明図、 第２図は、本発明をマイクロプロセッサに適用した場合
の一実施例を示すブロック図、第３図は、本発明に係る
マイクロプログラム方式における順序制御フィールドの
構成例を示す説明図、 第４図は、本発明を適用したシステムにおけるマイクロ
命令実行の流れを示すフローチャートである。 １・・・・制御部、２・・・・実行ユニット、３，４・
・・・外部バス、５・・・・外付はメモリ（ＲＯＭ、Ｒ
ＡＭ）　、６・・・・Ｉ１０チップ、７・・・・内部ア
ドレスバス、８・・・・内部データバス、１１・・・・
マイクロＲＯＭ　（コントロールストレージ）、１２・
・・・命令レジスタ、１３・・・・マイクロＲＯＭアド
レスレジスタ、１３ｄ・・・・識別用ビット、１４・・
・・ネクストアドレスデコーダ、１５・・・・分岐アド
レスデコーダ、１６・・・・制御用デコーダ、１７　ａ
、　１７　ｂ”切換回路、２１，２２゜２３・・・・内
部バス、２４・・・・リセット端子、２５・・・・リセ
ット回路、２６・・・・水晶振動子、２７・・・・クロ
ック発生回路、２８．２９・・・・制御信号端子、ＭＡ
Ｒ・・・・アドレス出力レジスタ、ＰＣ・・・・プログ
ラムカウンタ、ＡＬＵ・・・・論理演算ユニット、ＲＧ
・・・・レジスタ群、ＤＲ・・・・データレジスタ、０
１〜Ｇｍ・・・・ゲート、φｒ・・・・リセット信号、
φ１．φ２１・°°クロック信号、Ｍ　Ｉ　０１〜Ｍ工
、４・・・・マイクロ命令、ＭＣ０１〜ＭＣ２３・・・
・命令サイクル。 第　１　図 ［− 第　３　図

Claims (1)

1. 【特許請求の範囲】 １、マイクロプログラム制御方式のデータ処理方式にお
   いて、マイクロＲＯＭに格納されているマイクロプログ
   ラムを構成するマイクロ命令の順序制御フィールドがネ
   クストアドレスまたは分岐指示用のページを示すいずれ
   か一方のビットパターンを入れるために使用されるとと
   もに、上記順序制御フィールドにいずれのビットパター
   ンが入っているかを示す識別ビットが設けられてなるこ
   とを特徴とするデータ処理方式。 ２、マイクロプログラム制御方式のデータ処理装置にお
   いて、マイクロＲＯＭに格納されているマイクロプログ
   ラムを構成するマイクロ命令の順序制御フィールドがネ
   クストアドレスまたは分岐指示用のページを示すいずれ
   か一方のビットパターンを入れるために使用され、かつ
   順序制御フィールドにいずれのビットパターンが入って
   いるかを示す識別ビットが設けられているとともに、上
   記ネクストアドレスをデコードして次のマイクロ命令の
   アドレスをアクセスするためのネクストアドレスデコー
   ダと、上記分岐指示用ページをデコードして分岐先のマ
   イクロ命令のアドレスをアクセスするための分岐アドレ
   スデコーダと、上記識別用ビットの内容に基づいて上記
   いずれか一方のデコーダ出力を上記メモリに供給する切
   換回路とが設けられてなることを特徴とするデータ処理
   装置。 ３、上記マイクロＲＯＭから読み出されたネクストアド
   レスもしくは分岐指示用ページが一旦レジスタに保持さ
   れて、上記ネクストアドレスデコーダおよび分岐アドレ
   スデコーダに供給されるようにされてなることを特徴と
   する特許請求の範囲第２項記載のデータ処理装置。 ４、上記分岐アドレスデコーダがマイクロＲＯＭから読
   み出された分岐指示用ページに、マクロ命令をフェッチ
   する命令レジスタからの出力を加えたものをデコードす
   るようにされてなることを特徴とする特許請求の範囲第
   ２項または第３項記載のデータ処理装置。