JPS60200537A - テスト専用端子付半導体装置 - Google Patents
テスト専用端子付半導体装置Info
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- JPS60200537A JPS60200537A JP59056068A JP5606884A JPS60200537A JP S60200537 A JPS60200537 A JP S60200537A JP 59056068 A JP59056068 A JP 59056068A JP 5606884 A JP5606884 A JP 5606884A JP S60200537 A JPS60200537 A JP S60200537A
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- JP
- Japan
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- leads
- test
- terminals
- package
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- Pending
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
- H10P74/00—Testing or measuring during manufacture or treatment of wafers, substrates or devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/851—Dispositions of multiple connectors or interconnections
- H10W72/874—On different surfaces
- H10W72/884—Die-attach connectors and bond wires
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W90/00—Package configurations
- H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
- H10W90/731—Package configurations characterised by the relative positions of pads or connectors relative to package parts of die-attach connectors
- H10W90/734—Package configurations characterised by the relative positions of pads or connectors relative to package parts of die-attach connectors between a chip and a stacked insulating package substrate, interposer or RDL
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- H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
- H10W90/751—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires
- H10W90/754—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires between a chip and a stacked insulating package substrate, interposer or RDL
Landscapes
- Testing Of Individual Semiconductor Devices (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
本発明は半導体装置に関し、特に、半導体装置のテステ
ィング時の不良検出率を向上し１品質向上に寄与するこ
とのできる技術に関する。
ィング時の不良検出率を向上し１品質向上に寄与するこ
とのできる技術に関する。
〔背景技術］
半導体装置の生産工程を分類すると、ウニハエ程２組立
工程、テスト工程と、３工程に大別できる。テスト工程
は、面の２つの工程での歩留り１００％が完全に保証さ
れない限り、品質を保証した製品を小商するためＫは、
絶対に必要なプロセスである。
工程、テスト工程と、３工程に大別できる。テスト工程
は、面の２つの工程での歩留り１００％が完全に保証さ
れない限り、品質を保証した製品を小商するためＫは、
絶対に必要なプロセスである。
テスティング時の不良検出率の向上を目的として、半導
体装置において、パッケージから引き出された外部接続
用のリードに、テスト専用のリードを別に設けることが
考えられろ。しかしながら、この場合には、テスティン
グ時の不良検出率は向上するが、かかるテスト専用のリ
ードは、テスト後当該パッケージをプリント配線基板な
どの実装基板に実装する時に邪魔になり、実際上使用も
出来ないピン数をいたずらに増加するだけで無駄であり
、また、テスト専用のリードな別設する為のパッケージ
のコストも高価なものとなる。
体装置において、パッケージから引き出された外部接続
用のリードに、テスト専用のリードを別に設けることが
考えられろ。しかしながら、この場合には、テスティン
グ時の不良検出率は向上するが、かかるテスト専用のリ
ードは、テスト後当該パッケージをプリント配線基板な
どの実装基板に実装する時に邪魔になり、実際上使用も
出来ないピン数をいたずらに増加するだけで無駄であり
、また、テスト専用のリードな別設する為のパッケージ
のコストも高価なものとなる。
本発明は実装時にじゃまにならないようにテスト専用の
端子を設け、しかもパッケージのコストの低減を図りつ
つ、上記不良５検出率を向上した半導体装置を提供する
ことを目的としたものである。
端子を設け、しかもパッケージのコストの低減を図りつ
つ、上記不良５検出率を向上した半導体装置を提供する
ことを目的としたものである。
本発明の前記ならびにそのほかの目的と新規な特徴は、
本明細書の記述および添付図面からあきらかになるであ
ろう。
本明細書の記述および添付図面からあきらかになるであ
ろう。
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記のとおりである。
を簡単に説明すれば、下記のとおりである。
すなわち、例えはビングリッドアレイパッケージにおい
て、ビンが配列されていないエリアを有効に利用してテ
スト専用の端子を設け、実装時にじゃまにならず、パッ
ケージの不良検出率を向上し、パッケージコストの低減
をも図るものである。
て、ビンが配列されていないエリアを有効に利用してテ
スト専用の端子を設け、実装時にじゃまにならず、パッ
ケージの不良検出率を向上し、パッケージコストの低減
をも図るものである。
以下１本発明の一実施例を第１図〜第５図に基づいて説
明する。
明する。
第１図〜第５図は本発明をビングリッドアレイパッケー
ジ（アキシャル型パッケージ）について適用した例を示
す。第１図は当該パッケージの底面図、第２図は第１図
１−１１！Ｉに沿う断面図、第３図はパッケージのキャ
ップをとった平面図である。第１図に示すように、本発
明を適用したパッケージは、ベース（基板）１の周辺部
に二列に通常の外部接続に使用されるリード（以下実使
用リードという）２ｔｔＩＩ数配列し、これら実使用リ
ード２により囲包されたエリア内にテスト専用端子３を
マトリックス状に配列して成る。前記エリアは、通常は
空いているスペースであり１本発明はこのエリアを有効
に利用してテスト専用端子３を配置しである。このテス
ト専用端子３は、第２図に明確に示されているように、
実使用リード２のごとくパッケージ外部下方に突出して
垂設されたリード部を有さす、すなわちリードレスのテ
スト専用端子である。第２図に示すように、ベース１上
に接合材料４によりダイボンディングされた半導体素子
（半導体チップ）５は、ベース１上に形成された導体部
（図示せず）とコネクタワイヤ６により接続され、さら
に、該導体部はスルーホールにより形成された配線部７
により、ベースＩＩＣ半田８により半田付けされ立設さ
れた実使用リード２と接続され、半導体チップ５内の内
部配線が外部接続リードである実使用リード２と電気的
に接続される。これにより当該リード２により前記チッ
プ５内に信号の入出力が行われる。
ジ（アキシャル型パッケージ）について適用した例を示
す。第１図は当該パッケージの底面図、第２図は第１図
１−１１！Ｉに沿う断面図、第３図はパッケージのキャ
ップをとった平面図である。第１図に示すように、本発
明を適用したパッケージは、ベース（基板）１の周辺部
に二列に通常の外部接続に使用されるリード（以下実使
用リードという）２ｔｔＩＩ数配列し、これら実使用リ
ード２により囲包されたエリア内にテスト専用端子３を
マトリックス状に配列して成る。前記エリアは、通常は
空いているスペースであり１本発明はこのエリアを有効
に利用してテスト専用端子３を配置しである。このテス
ト専用端子３は、第２図に明確に示されているように、
実使用リード２のごとくパッケージ外部下方に突出して
垂設されたリード部を有さす、すなわちリードレスのテ
スト専用端子である。第２図に示すように、ベース１上
に接合材料４によりダイボンディングされた半導体素子
（半導体チップ）５は、ベース１上に形成された導体部
（図示せず）とコネクタワイヤ６により接続され、さら
に、該導体部はスルーホールにより形成された配線部７
により、ベースＩＩＣ半田８により半田付けされ立設さ
れた実使用リード２と接続され、半導体チップ５内の内
部配線が外部接続リードである実使用リード２と電気的
に接続される。これにより当該リード２により前記チッ
プ５内に信号の入出力が行われる。
本発明に係るテスト専用端子３についても、同様に該端
子３と半導体チップ５とを配線し、テスト時当該端子３
からの信号の入出力な可能とする必要がある。半導体チ
ップ５とテスト専用端子３との配線については次記第４
図で詳述するが、例えば、ａＩ２図に示すように、半導
体チップ５のパッド（図示せず）とコネクタワイヤ６の
一端部を超音波ボンディング法など周知のポンディング
技術によりボンディングし、一方、コネクタワイヤ６の
他端部をベース１上に形成された導体部（図示せず）に
同様にボンディングし、当該導体部とベース１内の内部
配線９とを接続し、さらに、該配ｌａ９とテスト専用端
子３とを接続する。第３図には、テスト専用端子３も実
使用リード（端子）２も共に半導体チップ５とコネクタ
ワイヤ６によりボンディングされていることが示されて
いる。
子３と半導体チップ５とを配線し、テスト時当該端子３
からの信号の入出力な可能とする必要がある。半導体チ
ップ５とテスト専用端子３との配線については次記第４
図で詳述するが、例えば、ａＩ２図に示すように、半導
体チップ５のパッド（図示せず）とコネクタワイヤ６の
一端部を超音波ボンディング法など周知のポンディング
技術によりボンディングし、一方、コネクタワイヤ６の
他端部をベース１上に形成された導体部（図示せず）に
同様にボンディングし、当該導体部とベース１内の内部
配線９とを接続し、さらに、該配ｌａ９とテスト専用端
子３とを接続する。第３図には、テスト専用端子３も実
使用リード（端子）２も共に半導体チップ５とコネクタ
ワイヤ６によりボンディングされていることが示されて
いる。
第４図は半導体チップ５からテスト専用端子３への配線
方法の一例を示し、コネクタワイヤ６の一端部を半導体
チップ５のバッドｌＯとボンディングし、コネクタワイ
ヤ６の他端部をベース１上に形成された導体部１１にボ
ンディングし、導体部１１とベースｌ内に設けられた配
線部１２とテスト専用端子３とを接続１−る。ベースｌ
は、第４図に示すように多層配線（三層）により構成さ
れ、ベース内の配線部１２は適宜選択接続して半導体チ
ップ５とテスト専用端子３とを配線する。
方法の一例を示し、コネクタワイヤ６の一端部を半導体
チップ５のバッドｌＯとボンディングし、コネクタワイ
ヤ６の他端部をベース１上に形成された導体部１１にボ
ンディングし、導体部１１とベースｌ内に設けられた配
線部１２とテスト専用端子３とを接続１−る。ベースｌ
は、第４図に示すように多層配線（三層）により構成さ
れ、ベース内の配線部１２は適宜選択接続して半導体チ
ップ５とテスト専用端子３とを配線する。
テスト専用端子３は、例えば、第４図に示すように、ベ
ースｌに断面コ字状の四角形状の溝部を穿設し、例えば
アルミニウム（ＡＪ）金属を当該溝部にメタライズして
形成する。その他信号の入出力が可能な端子であれば、
他の方法により形成してもよいことはもちろんである。
ースｌに断面コ字状の四角形状の溝部を穿設し、例えば
アルミニウム（ＡＪ）金属を当該溝部にメタライズして
形成する。その他信号の入出力が可能な端子であれば、
他の方法により形成してもよいことはもちろんである。
ベース１は例えばセラミック材料により構成される。ベ
ース１上に接合材料４によりダイボンディングされる半
導体チップ５は１例えばシリコン単結晶基板から成り、
周知の技術によって、このチップ内には多数の回路素子
が形成され、１つの回路機能が与えられている。回路素
子の具体例は、例えばＭＯＳトランジスタから成り、こ
れらの回路素子罠よって、例えばメモリや論理回路の回
路機能が形成されている。接合材料４には、例えば熱硬
化性合成樹脂が使用される。コネクタワイヤ６は例えば
アルミニウム（Ａ２）線により構成される。導体部１１
は、例えばタングステン（Ｗ）により・構成される。配
線部１２は、周知のスルーホール技術により形成され１
例えばＡｌ配線により構成され゛る。
ース１上に接合材料４によりダイボンディングされる半
導体チップ５は１例えばシリコン単結晶基板から成り、
周知の技術によって、このチップ内には多数の回路素子
が形成され、１つの回路機能が与えられている。回路素
子の具体例は、例えばＭＯＳトランジスタから成り、こ
れらの回路素子罠よって、例えばメモリや論理回路の回
路機能が形成されている。接合材料４には、例えば熱硬
化性合成樹脂が使用される。コネクタワイヤ６は例えば
アルミニウム（Ａ２）線により構成される。導体部１１
は、例えばタングステン（Ｗ）により・構成される。配
線部１２は、周知のスルーホール技術により形成され１
例えばＡｌ配線により構成され゛る。
実使用リード２け、例えばコバール合金により構成され
る。尚、第２図にて、１３は半導体素子５などを気密封
止するキャップであり、例えばセラミック材料により構
成される。
る。尚、第２図にて、１３は半導体素子５などを気密封
止するキャップであり、例えばセラミック材料により構
成される。
次に、第５図はテスト基板上に搭載した本発明のテスト
専用の端子を有するパッケージのテスティング方法の一
例を示したもので、第５図にて。
専用の端子を有するパッケージのテスティング方法の一
例を示したもので、第５図にて。
１４はパッケージ押え治具、１５はテスト基板、１６及
び１７はテスト治具の信号端子を示し、実使用リード２
に対してはテスト基板１５内に埋設させて、テスト治具
の信号端子（ポゴピン）１６と接触させるが、テスト専
用端子３に対してはテスト基板１５から突出した信号端
子１７と接触させてテストを行う。
び１７はテスト治具の信号端子を示し、実使用リード２
に対してはテスト基板１５内に埋設させて、テスト治具
の信号端子（ポゴピン）１６と接触させるが、テスト専
用端子３に対してはテスト基板１５から突出した信号端
子１７と接触させてテストを行う。
次に、第６図及び第７図は本発明の他の実施例を示し、
本発明をデュアル、イン、ライン（ＤＩＬ）の樹脂封止
型半導体パッケージに適用した例な示し、第６図は当該
パッケージの概略を示す側面図、第７図は同底面図を示
す。尚第６図にて、１８は樹脂封止体であり、例えは周
知のトランスファーモールド法により、例えばエポキシ
樹脂をモールドすることにより形成される。
本発明をデュアル、イン、ライン（ＤＩＬ）の樹脂封止
型半導体パッケージに適用した例な示し、第６図は当該
パッケージの概略を示す側面図、第７図は同底面図を示
す。尚第６図にて、１８は樹脂封止体であり、例えは周
知のトランスファーモールド法により、例えばエポキシ
樹脂をモールドすることにより形成される。
ｉｌｌ 本発明によれは、テスト専用端子を設けたので
、半導体装置のテスティング時に当該装置に不良があっ
たときは精度良く不良の発見がされ、不良検出率を向上
することができる。
、半導体装置のテスティング時に当該装置に不良があっ
たときは精度良く不良の発見がされ、不良検出率を向上
することができる。
（２） 不良検出率の向上に伴ない半導体装置の品質向
上に寄与するところが大である。
上に寄与するところが大である。
（３１本発明では半導体装置の周辺に配列されたリード
により囲包された空いているスペースにテスト専用端子
を設けたので、有効なスペース利用を果たし、又、リー
ドレスとしたので、半導体装置実装時にテスト専用端子
が邪魔になることがない。
により囲包された空いているスペースにテスト専用端子
を設けたので、有効なスペース利用を果たし、又、リー
ドレスとしたので、半導体装置実装時にテスト専用端子
が邪魔になることがない。
（４１テスト専用のリードを設ける必要がないので。
パッケージのコスト低減な図ることができる。
以上本発明者によってなされた発明な実施例にもとづき
具体的に説明したが、本発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。
具体的に説明したが、本発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。
本発明は気密封止型、樹脂封止型を問わず半導体装置全
般に適用することができ、カスタムロジック用ＬＳＩパ
ッケージ、ゲートアレイ用ＬＳＩパッケージ、マイクロ
コンピュータ用パッケージ。
般に適用することができ、カスタムロジック用ＬＳＩパ
ッケージ、ゲートアレイ用ＬＳＩパッケージ、マイクロ
コンピュータ用パッケージ。
メモリ内臓ロジックＬＳＩ用パッケージなど各種製品に
適用することができる。
適用することができる。
第１図は本発明の実施例を示す底面図、第２図は第１図
１−１線に沿う断面図。 第３図はキャップをとった平面図゛ 第４図は本発明における配線方法の一例を示す断面図、 第５図はテスティング方法の一例を示す一部断面側面図
。 第６図は本発明の他の実施例を示す側面図、＠７図は同
底面図である。 １・・・ベース、２・・・実使用リード、３・・・テス
ト専用端子、４・・・接合材料、５・・・半導体素子、
６・・・コネクタワイヤ、７・・・配線部、８・・・半
田、９・・・配線、１０・・・パッド、１１・・・導体
部、１２・・・配線部％１３・・・キャップ、１４・・
・パッケージ押え治具、１５・・・テスト基板、１６・
・・テスト治具の信号端子、１７・・・テスト治具の信
号端子、１８・・・樹脂封止体。 第 ２ 図 第 ４ 図 第 ５ 図
１−１線に沿う断面図。 第３図はキャップをとった平面図゛ 第４図は本発明における配線方法の一例を示す断面図、 第５図はテスティング方法の一例を示す一部断面側面図
。 第６図は本発明の他の実施例を示す側面図、＠７図は同
底面図である。 １・・・ベース、２・・・実使用リード、３・・・テス
ト専用端子、４・・・接合材料、５・・・半導体素子、
６・・・コネクタワイヤ、７・・・配線部、８・・・半
田、９・・・配線、１０・・・パッド、１１・・・導体
部、１２・・・配線部％１３・・・キャップ、１４・・
・パッケージ押え治具、１５・・・テスト基板、１６・
・・テスト治具の信号端子、１７・・・テスト治具の信
号端子、１８・・・樹脂封止体。 第 ２ 図 第 ４ 図 第 ５ 図
Claims (1)
- 【特許請求の範囲】 １、テスト専用の端子なリードレスで設けて成ることを
特徴とするテスト専用端子付半導体装置。 ２、半導体装置が、ピングリッドアレイパッケージであ
る１％許請求の範囲第１項記載のテスト専用端子付中導
体装電。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59056068A JPS60200537A (ja) | 1984-03-26 | 1984-03-26 | テスト専用端子付半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59056068A JPS60200537A (ja) | 1984-03-26 | 1984-03-26 | テスト専用端子付半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60200537A true JPS60200537A (ja) | 1985-10-11 |
Family
ID=13016760
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59056068A Pending JPS60200537A (ja) | 1984-03-26 | 1984-03-26 | テスト専用端子付半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60200537A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS645048A (en) * | 1987-06-26 | 1989-01-10 | Nippon Electric Ic Microcomput | Ic package |
| US7952186B2 (en) | 2007-03-19 | 2011-05-31 | Renesas Electronics Corporation | Semiconductor package land grid array substrate and plurality of first and second electrodes |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58192333A (ja) * | 1982-05-07 | 1983-11-09 | Hitachi Ltd | 半導体装置 |
-
1984
- 1984-03-26 JP JP59056068A patent/JPS60200537A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58192333A (ja) * | 1982-05-07 | 1983-11-09 | Hitachi Ltd | 半導体装置 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS645048A (en) * | 1987-06-26 | 1989-01-10 | Nippon Electric Ic Microcomput | Ic package |
| US7952186B2 (en) | 2007-03-19 | 2011-05-31 | Renesas Electronics Corporation | Semiconductor package land grid array substrate and plurality of first and second electrodes |
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