JPS60201435A - 高基数非回復型除算装置 - Google Patents
高基数非回復型除算装置Info
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- JPS60201435A JPS60201435A JP59057676A JP5767684A JPS60201435A JP S60201435 A JPS60201435 A JP S60201435A JP 59057676 A JP59057676 A JP 59057676A JP 5767684 A JP5767684 A JP 5767684A JP S60201435 A JPS60201435 A JP S60201435A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
＋ａｌ 発明の技術分野
本発明は、高基数非回復型除算装置に係り、特に部分商
予測回路を、より少量のハードウェア量で実現する回路
構成に関する。
予測回路を、より少量のハードウェア量で実現する回路
構成に関する。
（ｂｌ 技術の背景
従来から、除算の１方式として、非回復型除算方式があ
るが、この方式においては、商の各桁を作成する時に使
用される商の集合として、零を含まない符合付き商集合
があることに着目して、該商集合から商の各桁を選ぶよ
うに制御される。
るが、この方式においては、商の各桁を作成する時に使
用される商の集合として、零を含まない符合付き商集合
があることに着目して、該商集合から商の各桁を選ぶよ
うに制御される。
上記、符合付き商集合はｒを基数とすると、一般に以下
のように表される。
のように表される。
（−（ｒ−１）、−（ｒ−２）、−−、−１，＋１．
−−−、ｒ−２，ｒ−１）多くの演算器では、ｌビット
単位ではなく、“複数ビット”を単位として演算を行っ
ており、これは２より大きな基数を使用していると考え
ることができる。
−−−、ｒ−２，ｒ−１）多くの演算器では、ｌビット
単位ではなく、“複数ビット”を単位として演算を行っ
ており、これは２より大きな基数を使用していると考え
ることができる。
例えば、２ビット単位では、基数は４であり、３ビット
単位であると基数は８となる。
単位であると基数は８となる。
一般には、ｌビットの演算単位は、ｒを基数とするｍ桁
の数字と同じものであり、普通はｒ−２の／／ｍ乗 で与えられる。
の数字と同じものであり、普通はｒ−２の／／ｍ乗 で与えられる。
非回復型除算の特徴は、演算結果の各桁を決定する際に
生ずる被除数の正負逆転をその侭として、演算結果の桁
に負数を許し、被除数の符合により、これに除数、或い
は除数の倍数を加算、或いは減算する、所謂引き放し法
である所にある。
生ずる被除数の正負逆転をその侭として、演算結果の桁
に負数を許し、被除数の符合により、これに除数、或い
は除数の倍数を加算、或いは減算する、所謂引き放し法
である所にある。
具体例を上げると、例えば除数のに倍〔即ち、−（ｒ−
１）、 −（ｒ−２）、 −−、−１，＋Ｌ−、ｒ−２
．ｒ−１倍〕を減数レジスタに置数して置き、部分商予
測器から出力される予測信号によって、上記減数レジス
タを選択して、除数のに倍を加減算することを繰り返す
ことにより、商をめてゆくものである。
１）、 −（ｒ−２）、 −−、−１，＋Ｌ−、ｒ−２
．ｒ−１倍〕を減数レジスタに置数して置き、部分商予
測器から出力される予測信号によって、上記減数レジス
タを選択して、除数のに倍を加減算することを繰り返す
ことにより、商をめてゆくものである。
上記除算方式において、前記複数ビットを単位として、
演算を行う方式があり、高基数非回復型除算装置として
知られている。
演算を行う方式があり、高基数非回復型除算装置として
知られている。
この場合、前述のように演算単位となるビット数ｎが大
きくなると、基数が２ｎで増大していく為、演算の繰り
返し回数は減少するが、除数の倍数回路の複雑化、商の
予測論理の精密化によって、回路数が著しく増大すると
云う問題がある。
きくなると、基数が２ｎで増大していく為、演算の繰り
返し回数は減少するが、除数の倍数回路の複雑化、商の
予測論理の精密化によって、回路数が著しく増大すると
云う問題がある。
然して、除数の倍数回路については、例えば上記基数よ
りも数の少ない減数レジスタと、多段の桁上げ保存加算
器で計算する方法等が知られているが、部分商予測論理
については、効果的な部分商予測回路の構成法が待たれ
ているのが現状である。
りも数の少ない減数レジスタと、多段の桁上げ保存加算
器で計算する方法等が知られているが、部分商予測論理
については、効果的な部分商予測回路の構成法が待たれ
ているのが現状である。
ｔｃ＋ 従来技術と問題点
前述のように、除算の一方式として、除数のに倍を加減
算することを繰り返すことにより商をめてゆく、非回復
型除算方式が多く用いられているが、複数ビットを単位
として演算を行う除算方式は、高基数非回復型除算装置
として知られており、基数を大きくすることにより、演
算の繰り返し回数が減少し、高速の演算が期待できる。
算することを繰り返すことにより商をめてゆく、非回復
型除算方式が多く用いられているが、複数ビットを単位
として演算を行う除算方式は、高基数非回復型除算装置
として知られており、基数を大きくすることにより、演
算の繰り返し回数が減少し、高速の演算が期待できる。
然しなから、上記演算単位が大きくなるに従って、部分
商予測論理の精密化が必要となり、回路数が著しく増大
すると云う問題があった。
商予測論理の精密化が必要となり、回路数が著しく増大
すると云う問題があった。
ｆｄｌ 発明の目的
本発明は一ト記従来の欠点に鑑み、上記部分商予測論理
を階層的に構成することにより、部分商予測論理に必要
なハードウェア量を減少させる回路構成を提供すること
を目的とするものである。
を階層的に構成することにより、部分商予測論理に必要
なハードウェア量を減少させる回路構成を提供すること
を目的とするものである。
ｔｅ＋ 発明の構成
そしてこの目的は、本発明によれば、１演算サイクルタ
イムでｎビットの商を生成する高基数非回復型除算装置
であって、部分剰余レジスタと、除数レジスタと、倍数
発生回路と、桁上げ伝播加算器と、部分商予測器と、部
分商発生器と、剰余補正回路とからなる除算装置におい
て、上記部分商予測器を、上記桁上げ伝播加算器出力の
上位ビット、及び除数レジスタの上位ビットによって、
部分商の上位ビットを予測する第１の部分商予測回路と
、上記桁上げ伝播加算器出力、及び除数レジスタの、よ
り下位ビット迄を入力として、部分商の下位ビットを予
測する第２の部分商予測回路とによって構成する方法を
提供することによって達成され、部分商予測回路を、従
来より少ないハードウェア量で達成できる利点がある。
イムでｎビットの商を生成する高基数非回復型除算装置
であって、部分剰余レジスタと、除数レジスタと、倍数
発生回路と、桁上げ伝播加算器と、部分商予測器と、部
分商発生器と、剰余補正回路とからなる除算装置におい
て、上記部分商予測器を、上記桁上げ伝播加算器出力の
上位ビット、及び除数レジスタの上位ビットによって、
部分商の上位ビットを予測する第１の部分商予測回路と
、上記桁上げ伝播加算器出力、及び除数レジスタの、よ
り下位ビット迄を入力として、部分商の下位ビットを予
測する第２の部分商予測回路とによって構成する方法を
提供することによって達成され、部分商予測回路を、従
来より少ないハードウェア量で達成できる利点がある。
ｆｆ） 発明の実施例
先ず、本発明の主旨を要約すると９本発明は、部分剰余
レジスタ（ＰＲ）の値と除数のに倍（例えば、−（ｒ−
ＩＬ −（ｒ−２Ｌ−＋−１，＋１＋−＋ｒ−２．ｒ−
１倍）を加減算した結果（ＣＰＡ）と、除数レジスタ（
ＤＳＲ）の値とから予測部分商（ＰＰ口）をめる際に、
予測部分商（ＰＰＱ）の上位ビットが、上記加減算結果
（ＣＰＡ）の上位ビット、及び除数レジスタ （ＤＳＲ
）の上位ビットによって決定されることに着目して、上
記加減算結果（ＣＰＡ） 、除数レジスタ（ＤＳＲ）か
ら予測部分商（ＰＰＱ）を検索するテーブルを階層的に
構成することにより、該テーブルから予測部分商（ＰＰ
口）を検索する為のハードウェア量の削減を実現したも
のである。
レジスタ（ＰＲ）の値と除数のに倍（例えば、−（ｒ−
ＩＬ −（ｒ−２Ｌ−＋−１，＋１＋−＋ｒ−２．ｒ−
１倍）を加減算した結果（ＣＰＡ）と、除数レジスタ（
ＤＳＲ）の値とから予測部分商（ＰＰ口）をめる際に、
予測部分商（ＰＰＱ）の上位ビットが、上記加減算結果
（ＣＰＡ）の上位ビット、及び除数レジスタ （ＤＳＲ
）の上位ビットによって決定されることに着目して、上
記加減算結果（ＣＰＡ） 、除数レジスタ（ＤＳＲ）か
ら予測部分商（ＰＰＱ）を検索するテーブルを階層的に
構成することにより、該テーブルから予測部分商（ＰＰ
口）を検索する為のハードウェア量の削減を実現したも
のである。
以下本発明の実施例を図面によって詳述する。
第１図は本発明に関連する高基数非回復型除算装置（基
数：１６）の一般的な構成をブロック図で示した図であ
り、第２図は従来方式による部分商予測表を模式的に示
した図であり、第３図は本発明を実施して構成した部分
商予測表を模式的に示した図であり、第４図は本発明を
適用した他の実施例をブロック図で示した図であり、第
５図は第４図で説明した適用例において、粗部分向予測
器から出力される信号と補正器から出力される信号と、
倍数との対応を示す図である。
数：１６）の一般的な構成をブロック図で示した図であ
り、第２図は従来方式による部分商予測表を模式的に示
した図であり、第３図は本発明を実施して構成した部分
商予測表を模式的に示した図であり、第４図は本発明を
適用した他の実施例をブロック図で示した図であり、第
５図は第４図で説明した適用例において、粗部分向予測
器から出力される信号と補正器から出力される信号と、
倍数との対応を示す図である。
第１図において、ｌは除数レジスタ（ＤＳＲ）で、除数
が格納され、倍数発生回路（ＭＤＧ） ２に入力される
。
が格納され、倍数発生回路（ＭＤＧ） ２に入力される
。
倍数発生回路（ＭＤＧ） ２は部分商予測回路（［ｌＰ
） ３からの部分商予測信号（ｍ）を受けて、上記基数
が１６の場合は、−１５，−１４，−１３，−、−２，
−１，０，＋１．＋２．’ −−。
） ３からの部分商予測信号（ｍ）を受けて、上記基数
が１６の場合は、−１５，−１４，−１３，−、−２，
−１，０，＋１．＋２．’ −−。
＋１４．＋１５倍の除数を作成する回路であり、例えば
総ての倍数を予め作成して置き選択する方法、汎用的乗
算器を利用する方法、上記基数よりも数の少ない減数レ
ジスタと、多段の桁上げ保存加算器（Ｃ５Ａ）で計算す
る方法等、種々の構成法が知られている。
総ての倍数を予め作成して置き選択する方法、汎用的乗
算器を利用する方法、上記基数よりも数の少ない減数レ
ジスタと、多段の桁上げ保存加算器（Ｃ５Ａ）で計算す
る方法等、種々の構成法が知られている。
４は部分剰余レジスタ（ＰＲ）で、演算の最初において
被除数が設定された後は、倍演算サイクル毎に新たな部
分剰余が置数される。５は桁上げ伝播加算器（ＣＰＡ）
で、部分剰余レジスタ（ＰＲ） ４とｍ倍の除数（−１
５≦ｍ≦＋１５；ｍは整数）との加算を行い、部分剰余
レジスタ（ＰＲ） ４．部分商予測回路（叶）３．剰余
レジスタ（ＲＭＤ） ６等に出力される。
被除数が設定された後は、倍演算サイクル毎に新たな部
分剰余が置数される。５は桁上げ伝播加算器（ＣＰＡ）
で、部分剰余レジスタ（ＰＲ） ４とｍ倍の除数（−１
５≦ｍ≦＋１５；ｍは整数）との加算を行い、部分剰余
レジスタ（ＰＲ） ４．部分商予測回路（叶）３．剰余
レジスタ（ＲＭＤ） ６等に出力される。
剰余レジスタ（ＲＭＤ） ６は繰り返し演算の最終的な
予測剰余を保持するレジスタで、加減算繰り返し演算の
終了後、剰余補正器（ＲＭＤＣ） ７を通して正しい剰
余が出力される。剰余補正器（ＲＭＤＣ） ７での具体
的な補正方法は、剰余レジスタ（ＲＦＩＯ） ６の符合
ビットが負数を示している時には、２の補数をとって剰
余とし、該符合ビットが正数の時は、その侭の値を剰余
とするように動作する。
予測剰余を保持するレジスタで、加減算繰り返し演算の
終了後、剰余補正器（ＲＭＤＣ） ７を通して正しい剰
余が出力される。剰余補正器（ＲＭＤＣ） ７での具体
的な補正方法は、剰余レジスタ（ＲＦＩＯ） ６の符合
ビットが負数を示している時には、２の補数をとって剰
余とし、該符合ビットが正数の時は、その侭の値を剰余
とするように動作する。
部分商発生器（ＱＧ） ８は部分商予測回路（ＱＰ）
３の出力と、部分剰余レジスタ（ＰＲ） ４の符合ビッ
トを参照して、正確な部分商を決定し、商レジスタ（口
Ｒ） ９に蓄積する。
３の出力と、部分剰余レジスタ（ＰＲ） ４の符合ビッ
トを参照して、正確な部分商を決定し、商レジスタ（口
Ｒ） ９に蓄積する。
本発明の対象である部分商予測回路（ＱＰ） ３は、桁
上げ伝播加算器（ＣＰＡ） ５の出力（以下ｃｐ＾と云
う）と除数レジスタ （ＤＳＲ） １の出力（以下、ｌ
ｌ５ＩＩと云う）とから、次に加減算すべきｍＸＤｓＲ
のｍの値を計算する回路で、論理的にはＣＰＡとＤＳＲ
をエントリーとして、ｍをその値とするテーブルを検索
することに対応する。
上げ伝播加算器（ＣＰＡ） ５の出力（以下ｃｐ＾と云
う）と除数レジスタ （ＤＳＲ） １の出力（以下、ｌ
ｌ５ＩＩと云う）とから、次に加減算すべきｍＸＤｓＲ
のｍの値を計算する回路で、論理的にはＣＰＡとＤＳＲ
をエントリーとして、ｍをその値とするテーブルを検索
することに対応する。
然しなから、ＣＰＡとＤＳＲをエントリーにすると膨大
なテーブルとなる。例えば、基数１６の非回復型除算に
おいては、符合ビットを含めてＣＰＡ：６ビツト （６
４エントリー）ＤＳＲ：９ビツト （２５６エントリー
）但し、後述するように最上位ビットが １となるように正規化されているもの とする。
なテーブルとなる。例えば、基数１６の非回復型除算に
おいては、符合ビットを含めてＣＰＡ：６ビツト （６
４エントリー）ＤＳＲ：９ビツト （２５６エントリー
）但し、後述するように最上位ビットが １となるように正規化されているもの とする。
のテーブルを構成する必要がある。
従って、実際にはＣＰＡ１ｍをエントリーとして１１１
ＳＲをその値とするテーブルを作成しておき、そのテー
ブルを逆検索する方法を採るようにしている。この場合
のテーブルの大きさは、後述するように６４ Ｘ ３２
エントリーとなり、約１７８に削減できる。本発明はこ
のテーブルを階層構成にして、更に縮少させるものであ
る。
ＳＲをその値とするテーブルを作成しておき、そのテー
ブルを逆検索する方法を採るようにしている。この場合
のテーブルの大きさは、後述するように６４ Ｘ ３２
エントリーとなり、約１７８に削減できる。本発明はこ
のテーブルを階層構成にして、更に縮少させるものであ
る。
以下、その作成方法を詳述する。
先ず、前述のＣＰＡ 、 ＤＳＲからｍをめる場合に、
若しｍの上位の数ビットのみをめたい場合には、ＣＰＡ
、 ＤＳＲの上位数ビットを参照すれば良い。
若しｍの上位の数ビットのみをめたい場合には、ＣＰＡ
、 ＤＳＲの上位数ビットを参照すれば良い。
例えば、前述の基数１６の場合の非回復型除算において
、本来符合を含めて５ビツトのｍの内、上記４ビツト（
符合を含めて）を決定する為には、ＣＰへの上位５ビツ
ト（本来ならば、６ビツト）と、ＤＳＲの上位６ビツト
（本来ならば９ビツト）で事足りることになる。即ち、
ｍの精度とＣＰＡ 、 ＤＳＨの必要ビット数との関係
を示すと以下の表の通りとなる。
、本来符合を含めて５ビツトのｍの内、上記４ビツト（
符合を含めて）を決定する為には、ＣＰへの上位５ビツ
ト（本来ならば、６ビツト）と、ＤＳＲの上位６ビツト
（本来ならば９ビツト）で事足りることになる。即ち、
ｍの精度とＣＰＡ 、 ＤＳＨの必要ビット数との関係
を示すと以下の表の通りとなる。
上記、ｃｐ＾、 ＤＳＲからｍを検索するチルプルを作
成する上での上記性質を利用して、テーブルを粗、精細
の２段階に分けて階層的に構成する事を考えると、粗予
測は ＣＰＩ：５ビツト （３２エントリー）ｍ ：４ビツト
（１６エントリー） のテーブルを用意して、該ＣＰＡ（５ビツト）、ＤＳＲ
（６ビツト）からｍをめ、該ｍを補正する為の精細予測
では、ＣＰＡ ： ６ビツト（６４エントリー）とｍの
補正（ｍの最下位ピントを“ｌ”とするかどうか）表を
用意して、該ＣＰＡ （６ビツト）。
成する上での上記性質を利用して、テーブルを粗、精細
の２段階に分けて階層的に構成する事を考えると、粗予
測は ＣＰＩ：５ビツト （３２エントリー）ｍ ：４ビツト
（１６エントリー） のテーブルを用意して、該ＣＰＡ（５ビツト）、ＤＳＲ
（６ビツト）からｍをめ、該ｍを補正する為の精細予測
では、ＣＰＡ ： ６ビツト（６４エントリー）とｍの
補正（ｍの最下位ピントを“ｌ”とするかどうか）表を
用意して、該ＣＰＡ （６ビツト）。
ＤＳＲ（９ビツト）からｍの最下位ピントをめるように
する。
する。
このようにテーブルを２段構成とすることにより、全テ
ーブルの大きさは、 （３２Ｘ１６エントリー）＋（６４Ｘｌエントリー）と
なって、前述の６４ Ｘ ３２エントリーのテーブルと
比較してかなり減少することが分かる。
ーブルの大きさは、 （３２Ｘ１６エントリー）＋（６４Ｘｌエントリー）と
なって、前述の６４ Ｘ ３２エントリーのテーブルと
比較してかなり減少することが分かる。
第２図は、前述のＣＰＡ 、 ｍをエントリーとして、
ＤＳＲをその値とする場合の精細テーブルを模式的に示
したもので、６４ Ｘ ３２エントリーのテーブルとな
っている。
ＤＳＲをその値とする場合の精細テーブルを模式的に示
したもので、６４ Ｘ ３２エントリーのテーブルとな
っている。
本図において、ＣＰＡＯはＣＰＡの上位６ビツト（符合
を含む）を抽出して１０進数で表したものであり、ｍは
部分商予測回路（ΩＰ） ３の信号（部分商予測信号）
を１０進数で表した値を示している。
を含む）を抽出して１０進数で表したものであり、ｍは
部分商予測回路（ΩＰ） ３の信号（部分商予測信号）
を１０進数で表した値を示している。
本部分商予測テーブル（ＱＰＴ（ＣＰＡＯ，ＩＩ＋）
）のｒｃｐＡＯ行ｍ列」は、ＤＳＲの上位９ビツト（以
下、ＤＳＲＯで表す）を入力し、値“１”、又は“０”
をとる論理関数で、ｒＬｃｐａＯ，ｍ （［１ＳＲＯ）
Ｊ Ｔ：表すこととする。
）のｒｃｐＡＯ行ｍ列」は、ＤＳＲの上位９ビツト（以
下、ＤＳＲＯで表す）を入力し、値“１”、又は“０”
をとる論理関数で、ｒＬｃｐａＯ，ｍ （［１ＳＲＯ）
Ｊ Ｔ：表すこととする。
尚、ここでは説明を簡単にする為、ＤＳＲを正の数とし
、最上位ビットが１となるように正規化されているもの
とする。
、最上位ビットが１となるように正規化されているもの
とする。
最初に、高基数非回復型除算の原理的事項を説明すると
、除数をり、被除数を２１部分剰余をＰｎ、部分商子δ
１り信号をｍとした時、高基数非回復型の除算は次の漸
化式で表せる。
、除数をり、被除数を２１部分剰余をＰｎ、部分商子δ
１り信号をｍとした時、高基数非回復型の除算は次の漸
化式で表せる。
Ｉ’ｎ＋１＝Ｐｎ ＋ ｍ Ｘ Ｄ
そして、ｎ＋１番目の商Ｏｎ＋１は、部分剰余Ｐｎ＋１
が以下の条件を満たせば良い。即ち、 −Ｄ＜Ｐｎ＋鴫ＸＤ＜Ｄ 従ッテ、上記論理関数ｒ ＬｃｐａＯ，ｍ （ＤＳＲＯ
） Ｊ ハ、■ＤＳＲＯ≦Ｄ ＜ＤＳＲＯ＋δ （但し
、δ−１／２の８乗）ＣＰＡＯ≦Ｐ ＜ＣＰＡＯ＋ε
（但し、ε２１）を満たず総てのり、Ｐに対して、上記
除算条件−Ｄ＜Ｐｎ＋ｍｘＤ＜Ｉ） が満足される時に“１”、そうでない時に“０”をとる
。
が以下の条件を満たせば良い。即ち、 −Ｄ＜Ｐｎ＋鴫ＸＤ＜Ｄ 従ッテ、上記論理関数ｒ ＬｃｐａＯ，ｍ （ＤＳＲＯ
） Ｊ ハ、■ＤＳＲＯ≦Ｄ ＜ＤＳＲＯ＋δ （但し
、δ−１／２の８乗）ＣＰＡＯ≦Ｐ ＜ＣＰＡＯ＋ε
（但し、ε２１）を満たず総てのり、Ｐに対して、上記
除算条件−Ｄ＜Ｐｎ＋ｍｘＤ＜Ｉ） が満足される時に“１”、そうでない時に“０”をとる
。
■異なるｍ、ｍ’ について、
ＬｃｐａＯ，ｍ （ＤＳＲＯ）＝ＬｃｐａＯ，ｍ’（Ｄ
ＳＲＯ）−１となる場合には、一方を“１″とし、他方
を“Ｏ”とする。
ＳＲＯ）−１となる場合には、一方を“１″とし、他方
を“Ｏ”とする。
上記の手順で作成した部分商予測テーブルが機能する条
件は、 ■総てのＣＰＡＯ，ＤＳＲＯについて、あるｍカ月つ存
在し、且つそのｍに対して、 ＬｃｐａＯ，ｍ （ＤＳＲＯ）＝１ を満たす（これを「条件Ｉ」という）と云うことができ
る。
件は、 ■総てのＣＰＡＯ，ＤＳＲＯについて、あるｍカ月つ存
在し、且つそのｍに対して、 ＬｃｐａＯ，ｍ （ＤＳＲＯ）＝１ を満たす（これを「条件Ｉ」という）と云うことができ
る。
上記の方法に基づいて作成した部分商予測テーブルが、
上記の第２図であって、９ビツトのＤＳＲＯを入力した
時、総てのＣＰ八へ（６４個）に対して、それぞれ唯１
つのｍが存在し、対応する論理関数：ＬｃｐａＯ，ｍ
（ＤＳＲＯ）＝１ となっていることになる。
上記の第２図であって、９ビツトのＤＳＲＯを入力した
時、総てのＣＰ八へ（６４個）に対して、それぞれ唯１
つのｍが存在し、対応する論理関数：ＬｃｐａＯ，ｍ
（ＤＳＲＯ）＝１ となっていることになる。
若し、ＤＳＲＯが８ビツトであると、総てのＣＰＡＯに
対して、それぞれ唯１つのｍが存在し、２ ＬｃｐａＯ，ｍ （ＤＳＲＯ）＝１ となる条件を満足しなくなり、作成されたテーブルは部
分商予測テーブルとして機能しなくなる。
対して、それぞれ唯１つのｍが存在し、２ ＬｃｐａＯ，ｍ （ＤＳＲＯ）＝１ となる条件を満足しなくなり、作成されたテーブルは部
分商予測テーブルとして機能しなくなる。
又、逆に口ＳＲＯがＩＯビットであると、総てのＣＰＡ
Ｏに対して、それぞれ唯１つのｍが存在する条件に対し
て冗長となるので、結局上記９ビツトが、基数−１６で
ある高基数非回復型除算装置におけるｍを検索する為の
部分商予測テーブルを作成するのに最適なりＳＲＯのビ
ット数と云うことができる。
Ｏに対して、それぞれ唯１つのｍが存在する条件に対し
て冗長となるので、結局上記９ビツトが、基数−１６で
ある高基数非回復型除算装置におけるｍを検索する為の
部分商予測テーブルを作成するのに最適なりＳＲＯのビ
ット数と云うことができる。
この時のＣＰＡＯは前述のように、６ビツト（６４エン
トリー）であり、得られるｍは符合も含めて５ビツト（
３２エントリー）となり、基数が１６の高基数非回復型
除算装置に必要なｍとして機能することになる。
トリー）であり、得られるｍは符合も含めて５ビツト（
３２エントリー）となり、基数が１６の高基数非回復型
除算装置に必要なｍとして機能することになる。
これに対して、ｍを符合を含めて４ビツト（イ１で表す
）とし、δ＝１７２の５乗〔即ち、ＤＳＲの上位６ビソ
ｌ−（ＤＳＲＩで表す）を入力して作表することを示す
〕、ε−２〔即ち、ｃｐ＾は符合を含めて５ビツト（Ｃ
ＰＡＩで表す）であることを示す〕とした場合にも、同
じ手順を用いて、上記［条件■］を満たすテーブルを作
成することができる。
）とし、δ＝１７２の５乗〔即ち、ＤＳＲの上位６ビソ
ｌ−（ＤＳＲＩで表す）を入力して作表することを示す
〕、ε−２〔即ち、ｃｐ＾は符合を含めて５ビツト（Ｃ
ＰＡＩで表す）であることを示す〕とした場合にも、同
じ手順を用いて、上記［条件■］を満たすテーブルを作
成することができる。
このテーブルが第３図（イ）の粗部分画予測テーブルで
ある。
ある。
このテーブルと、第２図の精細部分商予測テーブルとを
比較すると、第２図の精細部分商予測テーブルにおいて
、奇数のｍに対する個所が“ｌ”をとっていても、第３
図（イ）の粗部分画予測テーブルにおいては、それより
“１″少ないｍｌの値が得られていることを示している
。
比較すると、第２図の精細部分商予測テーブルにおいて
、奇数のｍに対する個所が“ｌ”をとっていても、第３
図（イ）の粗部分画予測テーブルにおいては、それより
“１″少ないｍｌの値が得られていることを示している
。
従って、両者の誤差を修正する為に、第２図のテーブル
において、奇数のｍに対する個所に“１′”が存在する
場合には、その情報を別途補正テーブルとして登録して
おき、該補正テーブルを参照することにより、より詳細
なｍをめることができる。この補正テーブルを模式的に
示したものが第３図（り）のテーブルである。
において、奇数のｍに対する個所に“１′”が存在する
場合には、その情報を別途補正テーブルとして登録して
おき、該補正テーブルを参照することにより、より詳細
なｍをめることができる。この補正テーブルを模式的に
示したものが第３図（り）のテーブルである。
以下において、その補正方法の具体例を説明する。
先ず、粗部分画予測テーブルにおいて、１つのＣＰＡｌ
−３０の欄を見て、例えば、 Ｌ ’−３０．−１４＝１ であって、補正テーブルにおいて、対応する欄（即ち、
ＣＰＡ２＝−３０）の Ｌ″’−３０＝１ であると、奇数のｍ（即ち、ｍ ＝−１３）に対応する
Ｌ”−３０，−１３＝１ に補正する。
−３０の欄を見て、例えば、 Ｌ ’−３０．−１４＝１ であって、補正テーブルにおいて、対応する欄（即ち、
ＣＰＡ２＝−３０）の Ｌ″’−３０＝１ であると、奇数のｍ（即ち、ｍ ＝−１３）に対応する
Ｌ”−３０，−１３＝１ に補正する。
若し、同じ欄の補正値、Ｌ ”−３０＝０であると、Ｃ
ＰＡＯ＝−３０に対しては、奇数のｍに対する何れの個
所にも“１”が存在しなかったことを示しているので、
粗部分画予測テーブルでの、例えばＬ ’−３０．−１
４−１ は、その侭、精細部分商予測テーブルとして使用する。
ＰＡＯ＝−３０に対しては、奇数のｍに対する何れの個
所にも“１”が存在しなかったことを示しているので、
粗部分画予測テーブルでの、例えばＬ ’−３０．−１
４−１ は、その侭、精細部分商予測テーブルとして使用する。
又、粗部分画予測テーブルにおいて、１つのＣＰＡＩ＝
−３０の欄を見て、例えば Ｌ ’−３０．−１４−１ であって、補正テーブルにおいては、ＣＰＡ２−２９の
欄において、 Ｌ ” −２９＝１ ５ であると、ＣＰＡＯ＝−２９で、奇数のｍ（即ち、ｍ＝
−１３）に対応する、 Ｌ”−２９，−１３＝１ に補正する。
−３０の欄を見て、例えば Ｌ ’−３０．−１４−１ であって、補正テーブルにおいては、ＣＰＡ２−２９の
欄において、 Ｌ ” −２９＝１ ５ であると、ＣＰＡＯ＝−２９で、奇数のｍ（即ち、ｍ＝
−１３）に対応する、 Ｌ”−２９，−１３＝１ に補正する。
即ち、補正テーブルにおいて、Ｌ′’−ａｏ＝ｉである
と、第２図の精細部分商予測テーブルの、ＣＰＡＯ＝−
３０に対応する欄において、奇数のｍの何れかの個所に
１個の１″が存在していたことを示しており、それを第
３図（イ）の粗部分画予測テーブルから検索して、上記
のように、 Ｌ ’ −３０，−１４＝１ であると、Ｌ ’−３０．−１３＝１とする所に、本発
明の主眼がある。
と、第２図の精細部分商予測テーブルの、ＣＰＡＯ＝−
３０に対応する欄において、奇数のｍの何れかの個所に
１個の１″が存在していたことを示しており、それを第
３図（イ）の粗部分画予測テーブルから検索して、上記
のように、 Ｌ ’ −３０，−１４＝１ であると、Ｌ ’−３０．−１３＝１とする所に、本発
明の主眼がある。
従って、若しＬ ’−３０．−１２＝１であれば、Ｌ’
−３０，−１１＝１とする。以下間し操作となる。
−３０，−１１＝１とする。以下間し操作となる。
上記の補正テーブルは、上記の条件で生成されているの
で、該テーブルの各要素は以下の式で表される。即ち、 Ｌ ” ｃｐａ２＋ ｍ２ （ＤＳＲ２） ＝ ΣＬｃ
ｐａ２，２ｉ＋ｌ （ＤＳＲ２）＝１但し、Σは１＝−
８〜＋７迄の論理和を表す。
で、該テーブルの各要素は以下の式で表される。即ち、 Ｌ ” ｃｐａ２＋ ｍ２ （ＤＳＲ２） ＝ ΣＬｃ
ｐａ２，２ｉ＋ｌ （ＤＳＲ２）＝１但し、Σは１＝−
８〜＋７迄の論理和を表す。
１に
こで、ｃｐａ２は桁上げ伝播加算器出力の符合を含めた
上位６ビントで、 ＤＳＲ２は除数の上位９ビツトであ
る。
上位６ビントで、 ＤＳＲ２は除数の上位９ビツトであ
る。
上記の条件式を用いて作成された補正テーブルが、第３
図（ロ）のテーブルである。
図（ロ）のテーブルである。
本発明によれば、第２図で示した精細部分予測テーブル
と同じ機能が、第３図の（イ）の粗部分画予測テーブル
と、（ロ）の補正テーブルとで実現でき、ハードウェア
量の削減化が図れることが理解できる。
と同じ機能が、第３図の（イ）の粗部分画予測テーブル
と、（ロ）の補正テーブルとで実現でき、ハードウェア
量の削減化が図れることが理解できる。
これ迄の説明においては、部分商予測テーブルのエント
リーとして、ＣＰＡ ｔｍの２つを用いてきたが、この
２つのエントリーの内、ｍに関しては、−１６〜＋１５
の間の所望の数個を用いてコード化したもので置き換え
ることにより、後段での処理に効果的な信号を作成する
ことができる。
リーとして、ＣＰＡ ｔｍの２つを用いてきたが、この
２つのエントリーの内、ｍに関しては、−１６〜＋１５
の間の所望の数個を用いてコード化したもので置き換え
ることにより、後段での処理に効果的な信号を作成する
ことができる。
例えば、第４図に倍数発生回路として、減数レジスタ（
ＳＲＩ〜５Ｒ３）と、桁上げ保存加算器（Ｃ５ＡＩ。
ＳＲＩ〜５Ｒ３）と、桁上げ保存加算器（Ｃ５ＡＩ。
Ｃ３Ａ２）を用いた除算器を示している。
第４図において、１．４〜９迄は第１図で説明したもの
と同じものであり、２１〜２３は乗算器（±１×）ｌ（
±２×、±４Ｘ）、（±８×、±１６Ｘ） 、２１０〜
２３０は減数レジスタ（ＳＲＩ）、（ＳＲ２）、（ＳＲ
３） 、５１゜５２は桁上げ保存加算器（Ｃ５＾１）
、 （Ｃ５＾２） 、３１は粗部分向予測器（ＲＱＰ）
、 ３２は補正器（ＤＱＰ）である。
と同じものであり、２１〜２３は乗算器（±１×）ｌ（
±２×、±４Ｘ）、（±８×、±１６Ｘ） 、２１０〜
２３０は減数レジスタ（ＳＲＩ）、（ＳＲ２）、（ＳＲ
３） 、５１゜５２は桁上げ保存加算器（Ｃ５＾１）
、 （Ｃ５＾２） 、３１は粗部分向予測器（ＲＱＰ）
、 ３２は補正器（ＤＱＰ）である。
今、除数レジスタ（ＤＳＲ）１に除数が設定され、部分
剰余レジスタ（ＰＲ）４に被除数が設定されると、該被
除数が３人力桁上げ保存加算器（Ｃ５Ａ２）５２と桁上
げ伝播加算器（ＣＰＡ） ５を通して、粗部分向予測器
（ＲＱＰ）３１ と、補正器（ＤＱＰ）３２に入力され
る。
剰余レジスタ（ＰＲ）４に被除数が設定されると、該被
除数が３人力桁上げ保存加算器（Ｃ５Ａ２）５２と桁上
げ伝播加算器（ＣＰＡ） ５を通して、粗部分向予測器
（ＲＱＰ）３１ と、補正器（ＤＱＰ）３２に入力され
る。
粗部分向予測器（ＲＱＰ）３１から出力される粗部分間
予測信号Ｍ３Ｓ、Ｘ１６１ Ｘ８．及びＭ２Ｓ、 Ｘ４
． Ｘ２によって上記ｍの概算値がまり、補正器（ＤＱ
Ｐ）３２から出力される補正信号？ｌＩＳ、ＸＩによっ
て、上記ｍの補正値がまり、ｍの細部が補正される。
予測信号Ｍ３Ｓ、Ｘ１６１ Ｘ８．及びＭ２Ｓ、 Ｘ４
． Ｘ２によって上記ｍの概算値がまり、補正器（ＤＱ
Ｐ）３２から出力される補正信号？ｌＩＳ、ＸＩによっ
て、上記ｍの補正値がまり、ｍの細部が補正される。
上記、粗部分間予測信号Ｈ３Ｓ、 ｘ １６． ｘ Ｌ
及び肘Ｓ、Ｘ４．Ｘ２と補正信号Ｍｉｓ、 Ｘ １ と
、倍数との対応関係を第５図に示す。
及び肘Ｓ、Ｘ４．Ｘ２と補正信号Ｍｉｓ、 Ｘ １ と
、倍数との対応関係を第５図に示す。
このようなデコードを行って、乗算器（±８×。
±１６Ｘ）２３ 、（±２×、±４×）２２、及び（±
１×）２１を制御して、複数の乗算ルートの１つを選択
し、結果を減数レジスタ（ＳＲ３）２３０． （ＳＲ２
）２２０、及び（ＳＲＩ）２１０にセットする。
１×）２１を制御して、複数の乗算ルートの１つを選択
し、結果を減数レジスタ（ＳＲ３）２３０． （ＳＲ２
）２２０、及び（ＳＲＩ）２１０にセットする。
次に、上記３つの減数レジスタと、部分剰余レジスタ（
ｐＨ）４とが、２段の３人力桁上げ保存加算器（Ｃ５＾
１）５１． （ＣＳＡ２）５２と、桁上げ伝播加算器（
ＣＰＡ）５によって加算され、その結果が再び部分剰余
レジスタ（ＰＲ）４に入力される。
ｐＨ）４とが、２段の３人力桁上げ保存加算器（Ｃ５＾
１）５１． （ＣＳＡ２）５２と、桁上げ伝播加算器（
ＣＰＡ）５によって加算され、その結果が再び部分剰余
レジスタ（ＰＲ）４に入力される。
桁上げ伝播加算器（ＣＰＡ）５の出力は、粗部分向予測
器（Ｒ（ＩＰ）３１．及び補正器（Ｄ［ＩＰ） ３２に
入力され、次に選択すべき３種類の減数レジスタ（ＳＲ
３）２３０． （ＳＲ２＞ ２２０、及び（ＳＲ１）２
１（ｌに対する入力を決定するように動作する。
器（Ｒ（ＩＰ）３１．及び補正器（Ｄ［ＩＰ） ３２に
入力され、次に選択すべき３種類の減数レジスタ（ＳＲ
３）２３０． （ＳＲ２＞ ２２０、及び（ＳＲ１）２
１（ｌに対する入力を決定するように動作する。
上記、粗部分向予測器（ＲＧＰ）３１．及び補正器（Ｄ
［］ＰＰ３２からのコード化された信号Ｍ３Ｓ、 ｘ
１６． ｘ ８． Ｍ２Ｓ、Ｘ４．Ｘ２及びＭｉｓ、
Ｘ １が第１図で説明した部分商予測信号ｍに対応して
おり、減数レジスタ（ＳＲ３）２３０． （ＳＲ２）２
２０、及び（ＳＲＩ）２１０に対する入力を決定する動
作が、該部分商予測信号ｍによる非回復型除算動作とな
る。
［］ＰＰ３２からのコード化された信号Ｍ３Ｓ、 ｘ
１６． ｘ ８． Ｍ２Ｓ、Ｘ４．Ｘ２及びＭｉｓ、
Ｘ １が第１図で説明した部分商予測信号ｍに対応して
おり、減数レジスタ（ＳＲ３）２３０． （ＳＲ２）２
２０、及び（ＳＲＩ）２１０に対する入力を決定する動
作が、該部分商予測信号ｍによる非回復型除算動作とな
る。
９
尚、第５図で示したデコード信号を用いて、例えば部分
商予測信号ｍ＝−１５を得る為には、−１６倍、＋２倍
、−１倍を組み合わせることにより得ることができる。
商予測信号ｍ＝−１５を得る為には、−１６倍、＋２倍
、−１倍を組み合わせることにより得ることができる。
勿論上記の組み合わせは、１例であってこれに限るもの
でないことは云う迄もないことである。
でないことは云う迄もないことである。
このようにして、倍数発生回路として、減数レジスタ（
ＳＲＩ〜５Ｒ３）と、桁上げ保存加算器（ｃｓ八へ。
ＳＲＩ〜５Ｒ３）と、桁上げ保存加算器（ｃｓ八へ。
ＣＳＡ２）とを用いた除算器にも本発明を適用すること
ができることが分かる。
ができることが分かる。
ｆｇｌ 発明の効果
以上、詳細に説明したように、本発明の除算装置は、部
分剰余レジスタ（ＰＲ）の値と除数のに倍（例えば、−
（ｒ４）、 −（ｒ−２）、 −−、−１，＋１．−−
−、ｒ−２，ｒ−１倍）を加減算した結果（ＣＰＡ）と
、除数レジスタ（ＤＳＲ）の値とから予測部分商（ＰＰ
Ｉ））をめる際に、予測部分商（ＰＰ（１）の上位ビッ
トが、上記加減算結果（ＣＰＡ）の上位ビット、及び除
数レジスタ （ＤＳＲ）の上位ビットによって決定され
ることに着目して、上記加減算結果（ＣＰＡ） 、除数
レジスタ（ＤＳＲ）から０ 予測部分商（ＰＰＱ）を検索するテーブルを階層的に構
成することにより、該テーブルから予測部分商（ＰＰＱ
）を検索する為のハードウェア量の削減を実現したもの
であるので、高基数非回復型除算装置における部分商予
測回路を従来より少ないハードウェア量で達成できる効
果がある。
分剰余レジスタ（ＰＲ）の値と除数のに倍（例えば、−
（ｒ４）、 −（ｒ−２）、 −−、−１，＋１．−−
−、ｒ−２，ｒ−１倍）を加減算した結果（ＣＰＡ）と
、除数レジスタ（ＤＳＲ）の値とから予測部分商（ＰＰ
Ｉ））をめる際に、予測部分商（ＰＰ（１）の上位ビッ
トが、上記加減算結果（ＣＰＡ）の上位ビット、及び除
数レジスタ （ＤＳＲ）の上位ビットによって決定され
ることに着目して、上記加減算結果（ＣＰＡ） 、除数
レジスタ（ＤＳＲ）から０ 予測部分商（ＰＰＱ）を検索するテーブルを階層的に構
成することにより、該テーブルから予測部分商（ＰＰＱ
）を検索する為のハードウェア量の削減を実現したもの
であるので、高基数非回復型除算装置における部分商予
測回路を従来より少ないハードウェア量で達成できる効
果がある。
第１図は本発明に関連する高基数非回復型除算装置（基
数：１６）の一般的な構成をブロック図で示した図、第
２図は従来方式による部分商予測表を模式的に示した図
、第３図は本発明を実施して構成した部分商予測表を模
式的に示した図、第４図は本発明を適用した他の実施例
をブロック図で示した図、第５図は第４図で説明した適
用例において、粗部分向予測器から出力される信号と補
正器から出力される信号と、倍数との対応を示す図であ
る。 図面において、１は除数レジスタ（ＤＳＲ）、 ２は倍
数発生回路（ＭＤＧ）、 ３は部分商予測回路（叶）、
４は部分剰余レジスタ（ＰＲ）、 ５は桁上げ伝播加算
器（ＣＰＡ）、 ６は剰余レジスタ（ＲＭＤ） 、 ７
は剰余補正器（ＲＭＤＣ）、 ８は部分商発生器（ΩＧ
）、９は部分商レジスタ（ＯＲ）、 ２１〜２３は乗算
器（±ｌｘ）、（±２×、±４Ｘ）、（±８×、±１６
Ｘ）、 ２１０〜２３０は減数レジスタ（ＳＲＩ〜５Ｒ
３）、 ５１．５２は桁上げ保存加算器（Ｃ３Ａ１、
Ｃ３Ａ２）、 ３１は粗部分向予測器（Ｒ［ｌＰ）、
３２は補正器（ＤＱＰ） 、をそれぞれ示す。
数：１６）の一般的な構成をブロック図で示した図、第
２図は従来方式による部分商予測表を模式的に示した図
、第３図は本発明を実施して構成した部分商予測表を模
式的に示した図、第４図は本発明を適用した他の実施例
をブロック図で示した図、第５図は第４図で説明した適
用例において、粗部分向予測器から出力される信号と補
正器から出力される信号と、倍数との対応を示す図であ
る。 図面において、１は除数レジスタ（ＤＳＲ）、 ２は倍
数発生回路（ＭＤＧ）、 ３は部分商予測回路（叶）、
４は部分剰余レジスタ（ＰＲ）、 ５は桁上げ伝播加算
器（ＣＰＡ）、 ６は剰余レジスタ（ＲＭＤ） 、 ７
は剰余補正器（ＲＭＤＣ）、 ８は部分商発生器（ΩＧ
）、９は部分商レジスタ（ＯＲ）、 ２１〜２３は乗算
器（±ｌｘ）、（±２×、±４Ｘ）、（±８×、±１６
Ｘ）、 ２１０〜２３０は減数レジスタ（ＳＲＩ〜５Ｒ
３）、 ５１．５２は桁上げ保存加算器（Ｃ３Ａ１、
Ｃ３Ａ２）、 ３１は粗部分向予測器（Ｒ［ｌＰ）、
３２は補正器（ＤＱＰ） 、をそれぞれ示す。
Claims (1)
- ｌ演算サイクルタイムでｎビットの商を生成する高基数
非回復型除算装置であって、部分剰余レジスタと、除数
レジスタと、倍数発生回路と、桁上げ伝播加算器と、部
分商予測器と、部分商発生器と、剰余補正回路とからな
る除算装置において、上記部分商予測器を、上記桁上げ
伝播加算器出力の上位ビット、及び除数レジスタの上位
ビットによって、部分商の上位ビットを予測する第１の
部分商予測回路と、上記桁上げ伝播加算器出力及び除数
レジスタの、より下位ビット化を入力として、部分商の
下位ピントを予測する第２の部分商予測回路とによって
構成することを特徴とする除算装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59057676A JPS60201435A (ja) | 1984-03-26 | 1984-03-26 | 高基数非回復型除算装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59057676A JPS60201435A (ja) | 1984-03-26 | 1984-03-26 | 高基数非回復型除算装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60201435A true JPS60201435A (ja) | 1985-10-11 |
| JPH0366694B2 JPH0366694B2 (ja) | 1991-10-18 |
Family
ID=13062522
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59057676A Granted JPS60201435A (ja) | 1984-03-26 | 1984-03-26 | 高基数非回復型除算装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60201435A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4761757A (en) * | 1985-01-18 | 1988-08-02 | Hitachi, Ltd. | Carry-save-adder three binary dividing apparatus |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58119045A (ja) * | 1982-01-07 | 1983-07-15 | Hitachi Medical Corp | 高速固定数演算回路 |
-
1984
- 1984-03-26 JP JP59057676A patent/JPS60201435A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58119045A (ja) * | 1982-01-07 | 1983-07-15 | Hitachi Medical Corp | 高速固定数演算回路 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4761757A (en) * | 1985-01-18 | 1988-08-02 | Hitachi, Ltd. | Carry-save-adder three binary dividing apparatus |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0366694B2 (ja) | 1991-10-18 |
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