JPS60201644A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS60201644A JPS60201644A JP59059114A JP5911484A JPS60201644A JP S60201644 A JPS60201644 A JP S60201644A JP 59059114 A JP59059114 A JP 59059114A JP 5911484 A JP5911484 A JP 5911484A JP S60201644 A JPS60201644 A JP S60201644A
- Authority
- JP
- Japan
- Prior art keywords
- film
- silicon
- silicon oxide
- oxide film
- silicon nitride
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
- H10W10/01—Manufacture or treatment
Landscapes
- Local Oxidation Of Silicon (AREA)
- Element Separation (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
本発明は、半導体装置の製造方法に関し、特に半導体基
板上の各素子を互いに電気的絶縁する素子分離技術に関
する。
板上の各素子を互いに電気的絶縁する素子分離技術に関
する。
従来、例えばＭＯ８型トランジスター構造を有する半導
体装置の製造に於ける素子分離方法は、シリコン窒化膜
をマスクとした選択酸化によるＬＯＣＯ８方式が用いら
れている。しかしながらこの分離構造では、第１図の如
く酸化マスクとなる窒化シリコン膜２の下に、フィール
ドの酸化シリコン膜３が成長するにつれ喰い込んでいく
、いわゆるバーズビークが形成され、例えば寸法が１．
０〜１．５μの素子領域を形成するには、五〇μ程度の
マスクパターンが必要である。この様にパターン設計、
製造に於いての寸法余裕を大きく取らなければならず、
微細集積化、あるいは短チヤンネルＭＯＳディバイスの
チャンネル制御性を困難にさせ、１．０〜１．５μルー
ルのＭＯ８集積回路の安定供給が出来なかった。
体装置の製造に於ける素子分離方法は、シリコン窒化膜
をマスクとした選択酸化によるＬＯＣＯ８方式が用いら
れている。しかしながらこの分離構造では、第１図の如
く酸化マスクとなる窒化シリコン膜２の下に、フィール
ドの酸化シリコン膜３が成長するにつれ喰い込んでいく
、いわゆるバーズビークが形成され、例えば寸法が１．
０〜１．５μの素子領域を形成するには、五〇μ程度の
マスクパターンが必要である。この様にパターン設計、
製造に於いての寸法余裕を大きく取らなければならず、
微細集積化、あるいは短チヤンネルＭＯＳディバイスの
チャンネル制御性を困難にさせ、１．０〜１．５μルー
ルのＭＯ８集積回路の安定供給が出来なかった。
又一方最近は、異方性エツチングによるシリコン酸化膜
やシリコン窒化膜による側壁（、Ｓｉ（ｌｅｗａｌｌ
）を利用し、バーズビークを押えるＳＷＡＭ工（５ｉ６
ｅ Ｗａｌｌ ＭａｅＫｅｄ 工ｇｏｌａｔｉｏｎ ）
技術あるいはＳ Ｔ ＯＭ ｘ （５ｔａｃｋｅｄＯｘ
ｉａｅ ＳＷＡＭ工）技術が検討されており、例′ え
ば第２図−ａ〜−〇にその素子分離工程を示す。シリコ
ン基板４上に第１のシリコン酸化膜５゜第１のシリコン
窒化膜６と第１のＯＶＤシリコン酸化膜７を連続的に成
長させた後ドライエツチャーで選択エツチングし、フィ
ールド領域のシリコン基板４を露出させた後にシリコン
基板４をＫＯＨ溶液あるいはドライエツチャーでエツチ
ングし溝を形成してから、前記積層膜をマスクにしてチ
ャンネルストッパー領域８に不純物イオンを注入し、更
に第２のシリコン酸化ｗＡ９１第２のシリコン窒化膜１
０と第２のＯＶＤシリコン酸化膜１１を順次成長させ（
第２図−ａ）、次にドライエツチャーでエッチバックす
ると該ＯＶＤシリコン酸化膜１１とシリコン窒化膜１０
の側壁が形成され（第２図−ｂ）、続イテ第１．第２（
７）ＯＶＤシリコン、酸化膜７．１１を弗酸エツチング
し除去後、フィールドのシリコン酸化膜１２を形成して
いる（第２図−〇）。しかしながらこれらの技術もＬｏ
ａｏｓ方式に比ペバーズビークは減少するものの、シリ
コン基板のエツチングに際し、ＫＯＨ溶液のウェットエ
ツチングでは、アルカリイオンの混入やサイドエッチが
ありパターン変換差が大きくなる点又再限性も悪く、ド
ライエツチングでは、表面の荒れ、残渣等の欠陥が多く
素子とした場合の接合特性、ゲート耐圧等が著しく悪い
上、ウェハー内のエツチング量の均一性も悪い。この他
、ストッパーのイオン注入をシリコンエツチング後続い
て行う為、ＭＯ８’）ランシスター等を形成後には、ス
トッパー領域とソース・ドレイン領域が重なり、ドレイ
ン耐圧が下ると共にチャンネル巾がフィールド膜でなく
実効的にストッパー間で決まってしまい電流増巾率がよ
り多くとれない。
やシリコン窒化膜による側壁（、Ｓｉ（ｌｅｗａｌｌ
）を利用し、バーズビークを押えるＳＷＡＭ工（５ｉ６
ｅ Ｗａｌｌ ＭａｅＫｅｄ 工ｇｏｌａｔｉｏｎ ）
技術あるいはＳ Ｔ ＯＭ ｘ （５ｔａｃｋｅｄＯｘ
ｉａｅ ＳＷＡＭ工）技術が検討されており、例′ え
ば第２図−ａ〜−〇にその素子分離工程を示す。シリコ
ン基板４上に第１のシリコン酸化膜５゜第１のシリコン
窒化膜６と第１のＯＶＤシリコン酸化膜７を連続的に成
長させた後ドライエツチャーで選択エツチングし、フィ
ールド領域のシリコン基板４を露出させた後にシリコン
基板４をＫＯＨ溶液あるいはドライエツチャーでエツチ
ングし溝を形成してから、前記積層膜をマスクにしてチ
ャンネルストッパー領域８に不純物イオンを注入し、更
に第２のシリコン酸化ｗＡ９１第２のシリコン窒化膜１
０と第２のＯＶＤシリコン酸化膜１１を順次成長させ（
第２図−ａ）、次にドライエツチャーでエッチバックす
ると該ＯＶＤシリコン酸化膜１１とシリコン窒化膜１０
の側壁が形成され（第２図−ｂ）、続イテ第１．第２（
７）ＯＶＤシリコン、酸化膜７．１１を弗酸エツチング
し除去後、フィールドのシリコン酸化膜１２を形成して
いる（第２図−〇）。しかしながらこれらの技術もＬｏ
ａｏｓ方式に比ペバーズビークは減少するものの、シリ
コン基板のエツチングに際し、ＫＯＨ溶液のウェットエ
ツチングでは、アルカリイオンの混入やサイドエッチが
ありパターン変換差が大きくなる点又再限性も悪く、ド
ライエツチングでは、表面の荒れ、残渣等の欠陥が多く
素子とした場合の接合特性、ゲート耐圧等が著しく悪い
上、ウェハー内のエツチング量の均一性も悪い。この他
、ストッパーのイオン注入をシリコンエツチング後続い
て行う為、ＭＯ８’）ランシスター等を形成後には、ス
トッパー領域とソース・ドレイン領域が重なり、ドレイ
ン耐圧が下ると共にチャンネル巾がフィールド膜でなく
実効的にストッパー間で決まってしまい電流増巾率がよ
り多くとれない。
この様にプロセス及び特性上の問題が多く実用・量産に
供し得ない。
供し得ない。
本発明は、この様な問題点を解決するもので、その目的
とするところは、バーズビークの成長を押え、電気特性
の優れた素子分離構造を持つ微細高集積半導体装置を安
定供給する事にある。
とするところは、バーズビークの成長を押え、電気特性
の優れた素子分離構造を持つ微細高集積半導体装置を安
定供給する事にある。
本発明の半導体装置の製造方法は、半導体基板上に少な
く共、第１の酸化シリコン膜と多結晶シリコン膜と第１
のシリコン窒化膜ともしくは栴１のＯＶＤシリコン酸化
膜を成長させる工程と、前記第１のＯＶＤシリマン酸化
膜と第１のシリコン窒化膜と多結晶シリコン膜をバター
ニングする工程を経て１第２の窒化シリコン膜と第２の
ＯＶＤシリコン酸化膜を成長させる工程と、前記第２の
ＯＶＤシリコン酸化膜と第２の窒化シリコン膜をドライ
エツチャーで異方性エツチングし側壁を形成する工程を
経てからフィールドのシリコン酸化膜を形成させる事を
特徴とする。
く共、第１の酸化シリコン膜と多結晶シリコン膜と第１
のシリコン窒化膜ともしくは栴１のＯＶＤシリコン酸化
膜を成長させる工程と、前記第１のＯＶＤシリマン酸化
膜と第１のシリコン窒化膜と多結晶シリコン膜をバター
ニングする工程を経て１第２の窒化シリコン膜と第２の
ＯＶＤシリコン酸化膜を成長させる工程と、前記第２の
ＯＶＤシリコン酸化膜と第２の窒化シリコン膜をドライ
エツチャーで異方性エツチングし側壁を形成する工程を
経てからフィールドのシリコン酸化膜を形成させる事を
特徴とする。
更に本発明の半導体装置の製造方法は、酸化シリコンも
しくは窒化シリコン膜でなる側壁をイオン注入マスクの
一部として、チャンネルストッパー領域を形成する事を
特徴とする。
しくは窒化シリコン膜でなる側壁をイオン注入マスクの
一部として、チャンネルストッパー領域を形成する事を
特徴とする。
以下実施例に基づき本発明の詳細な説明するツー１第３
図−ａ〜−ｄに本発明に係わる半導体装置の素子分離工
程を示す。ＰウェルあるいはＮウェルが形成されたシリ
コン基板１４を熱酸化し４５０裏の＃！１のシリコン酸
化膜１δの上に減圧ＯＶＤ装置により約ｚｏｏｏＸの多
結晶シリコン１６と約１４００Ｘの＠１のシリコン窒化
膜１７と約３０００Ｘの第１のＯＶＤシリコン酸化膜１
８を成長すせた後フォトレジストパターンで前記積層膜
をドライエツチングした。エツチングガスは酸化膜と窒
化膜の場合ＯＨＦ Ｂ ＋ Ｏｔ Ｉｒ ｓ ＊ 多結
晶シリコンはｏ、ａｔｙ、＋ｓｙ、＋ｏｏｔ、を主成分
とした。再び熱酸化後筒２のシリコン窒化膜１９を６０
０Ｘと第２のＯＶＤシリコン酸化膜２０を６０００に成
長させた（第３図−ａ）。次にドライエツチャーで第２
のＯＶＤシリコン酸化膜２０と第２のシリコン窒化膜１
９をエッチバックし側壁を形成した（第３図−ｂ）。続
いて該側壁をイオン注入マスクの一部とし、素子領域か
らの距離を長くしたストッパー領域２２の形成を行い（
第５−ｃ）、更に第１．第２のＣｖＤシリコンＯｖＤ酸
化膜１８．２０を弗酸水溶液で全面エツチングした後、
９５０℃の高圧酸化炉で５ｓｏｏＸのフィールドシリコ
ン酸化膜２１を成長させ（第３図−ａ）、その後筒１及
び第２のシリコン窒化膜１７．１９は熱リン酸で、多結
晶シリコン１６は硝酸十弗酸を主成分とする水溶液でエ
ツチングした。この時バーズビークはＬＯＯＯ８方式の
片側０．７〜０．９μあるのに比べ、０．４〜０．５μ
と減少される事が出来た。この後、以上の素子分離工程
を用いて、１．０〜１．５μルールの０Ｍ０８１６Ｋ及
び６４ＫＳＲＡＭが製造出来、フィールド寸法余裕の縮
少により、従来のものに比べ１．８倍の集積度を上げる
事が出来た。又リーク電流も少なく出来更にアクセスタ
イムも６４にで５０ｈ秒台、１６にで５０Ａ秒台を可能
にした。尚第１のＱＶＤシリコン酸化膜１８はパックエ
ッチの終点を明確に出来第１シリコン窒化膜１７がやら
なければ用いなくてもよく、又第１のシリコン窒化膜１
７の成長前に多結晶シリコン膜１６を軽く表面酸化して
おく′とドライエツチング時の終点か明確となる。
図−ａ〜−ｄに本発明に係わる半導体装置の素子分離工
程を示す。ＰウェルあるいはＮウェルが形成されたシリ
コン基板１４を熱酸化し４５０裏の＃！１のシリコン酸
化膜１δの上に減圧ＯＶＤ装置により約ｚｏｏｏＸの多
結晶シリコン１６と約１４００Ｘの＠１のシリコン窒化
膜１７と約３０００Ｘの第１のＯＶＤシリコン酸化膜１
８を成長すせた後フォトレジストパターンで前記積層膜
をドライエツチングした。エツチングガスは酸化膜と窒
化膜の場合ＯＨＦ Ｂ ＋ Ｏｔ Ｉｒ ｓ ＊ 多結
晶シリコンはｏ、ａｔｙ、＋ｓｙ、＋ｏｏｔ、を主成分
とした。再び熱酸化後筒２のシリコン窒化膜１９を６０
０Ｘと第２のＯＶＤシリコン酸化膜２０を６０００に成
長させた（第３図−ａ）。次にドライエツチャーで第２
のＯＶＤシリコン酸化膜２０と第２のシリコン窒化膜１
９をエッチバックし側壁を形成した（第３図−ｂ）。続
いて該側壁をイオン注入マスクの一部とし、素子領域か
らの距離を長くしたストッパー領域２２の形成を行い（
第５−ｃ）、更に第１．第２のＣｖＤシリコンＯｖＤ酸
化膜１８．２０を弗酸水溶液で全面エツチングした後、
９５０℃の高圧酸化炉で５ｓｏｏＸのフィールドシリコ
ン酸化膜２１を成長させ（第３図−ａ）、その後筒１及
び第２のシリコン窒化膜１７．１９は熱リン酸で、多結
晶シリコン１６は硝酸十弗酸を主成分とする水溶液でエ
ツチングした。この時バーズビークはＬＯＯＯ８方式の
片側０．７〜０．９μあるのに比べ、０．４〜０．５μ
と減少される事が出来た。この後、以上の素子分離工程
を用いて、１．０〜１．５μルールの０Ｍ０８１６Ｋ及
び６４ＫＳＲＡＭが製造出来、フィールド寸法余裕の縮
少により、従来のものに比べ１．８倍の集積度を上げる
事が出来た。又リーク電流も少なく出来更にアクセスタ
イムも６４にで５０ｈ秒台、１６にで５０Ａ秒台を可能
にした。尚第１のＱＶＤシリコン酸化膜１８はパックエ
ッチの終点を明確に出来第１シリコン窒化膜１７がやら
なければ用いなくてもよく、又第１のシリコン窒化膜１
７の成長前に多結晶シリコン膜１６を軽く表面酸化して
おく′とドライエツチング時の終点か明確となる。
以上の様に本発明は、側壁技術と多結晶シリコン膜のバ
ッファーを用いて、無欠陥でバーズビークの少ない素子
分離技術を含む半導体装置の製造方法を提供するもので
、電気特性が優れ、１μレベルの高集積メモ□リーの安
定供給が図れた。尚本発明は単チャンネルＭＯＢディバ
イスにも適用出来１、メモリー、ゲートアレイ等の安定
供給と高速化、微細化に寄与するものである。
ッファーを用いて、無欠陥でバーズビークの少ない素子
分離技術を含む半導体装置の製造方法を提供するもので
、電気特性が優れ、１μレベルの高集積メモ□リーの安
定供給が図れた。尚本発明は単チャンネルＭＯＢディバ
イスにも適用出来１、メモリー、ゲートアレイ等の安定
供給と高速化、微細化に寄与するものである。
第１図、第２図（α）〜（Ｃ）は従来の工程の概略断面
図、第３図（ａ）〜（ｄ）は本発明に係わる工程の概略
断面図である。 ｊ、４．１４・・・・・・シリコン基板３．１２．２１
・・・フィールドシリコン酸化膜６．１７・・・・・・
第１のシリコン窒化膜７．１８・・・・・・第１のＯＶ
Ｄシリコン酸化膜１０．１９・・・第２のシリコン窒化
膜１１．２０・・・第２のＯＶＤシリコン酸化膜１６・
・・・・・：・・・・・多結晶シリコン膜８．２２・・
・・・・ストッパー領域 以 上 出願人 株式会社趣訪精工舎 代理人 弁理士 最上 務 第２図
図、第３図（ａ）〜（ｄ）は本発明に係わる工程の概略
断面図である。 ｊ、４．１４・・・・・・シリコン基板３．１２．２１
・・・フィールドシリコン酸化膜６．１７・・・・・・
第１のシリコン窒化膜７．１８・・・・・・第１のＯＶ
Ｄシリコン酸化膜１０．１９・・・第２のシリコン窒化
膜１１．２０・・・第２のＯＶＤシリコン酸化膜１６・
・・・・・：・・・・・多結晶シリコン膜８．２２・・
・・・・ストッパー領域 以 上 出願人 株式会社趣訪精工舎 代理人 弁理士 最上 務 第２図
Claims (2)
- （１） 半導体基板上に少なく共、第１の酸化シリコン
膜と多結晶シリコン膜と第１の窒化シリコン膜ともしく
は第１のＣｖＤシリコン酸化膜を成長させる工程と、前
記第１のＯＶＤシリコン酸化膜と第１のシリコン窒化膜
と多結晶シリコン膜をパターニングする工程を経て、第
２の窒化シリコン膜と第２のＯＶＤ酸化シリコン膜を成
長させる工程と、前記第２のＯＶＤシリコン酸化膜及び
第２の窒化シリコン膜をドライエツチャーで異方性エツ
チングし側壁を形成する工程を経てからフィールドのシ
リコン酸化膜を形成させる事を特徴とする半導体装置の
製造方法。 - （２） 酸化シリコン膜もしくは窒化シリコン膜でなる
側壁をイオン注入マスクの一部として、チャンネルスト
ッパー領域を形成する事を特徴とする特許請求の範囲第
１項の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59059114A JPS60201644A (ja) | 1984-03-27 | 1984-03-27 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59059114A JPS60201644A (ja) | 1984-03-27 | 1984-03-27 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60201644A true JPS60201644A (ja) | 1985-10-12 |
Family
ID=13103959
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59059114A Pending JPS60201644A (ja) | 1984-03-27 | 1984-03-27 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60201644A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63144543A (ja) * | 1986-12-09 | 1988-06-16 | Nec Corp | 半導体素子間分離領域の形成方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57126145A (en) * | 1981-01-28 | 1982-08-05 | Toshiba Corp | Manufacture of semiconductor device |
| JPS5840839A (ja) * | 1981-09-04 | 1983-03-09 | Toshiba Corp | 半導体装置の製造方法 |
-
1984
- 1984-03-27 JP JP59059114A patent/JPS60201644A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57126145A (en) * | 1981-01-28 | 1982-08-05 | Toshiba Corp | Manufacture of semiconductor device |
| JPS5840839A (ja) * | 1981-09-04 | 1983-03-09 | Toshiba Corp | 半導体装置の製造方法 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63144543A (ja) * | 1986-12-09 | 1988-06-16 | Nec Corp | 半導体素子間分離領域の形成方法 |
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