JPS6020227A - プログラム可能なタイミング・ジエネレ−タ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、選折可能な周波数及び基準位相を有する出力
タイミング・パルス信号を生じることができる高周波タ
イミング・ジェネレータに係る。

〔従来技術〕

ディジタル・コンピュータの動作は、典１１１Ｊ的には
相互に一定の関係を有する多数のタイミング・パルス・
シーケンスを必要トする。該コンピュータの動作速度′
ｆ！：増す穴めには、そのようなタイミング・シーケン
スを生せしめるｋめ（・こ月１いられるパルス・ジェネ
レータの出力周波数を高めて、タイミング・パルス・シ
ーケンスの周波ＷＳ’（ｒより高くし且つそのようなパ
ルスの異なるシーケンスの間の遅延時間を短かくする必
要がある。同様に、論理及びメモリ回路をテストするた
めに用いられるシステムは、開発及び製造のために篩速
度の動作を必要とする。

第２図は、本発明と同じ一般的ｆｒ、型の従来技召：１
によるプログラム可能なタイミング・ジェネレータを示
すブロック図である。クロック＃１１の出力がカウンタ
１２のクロック入力（ＣＬ　Ｋ　）に加えられる。・カ
ウンタ１２の２進カウント出力ビツトが比較器１６の第
１人力ポートの５ｉＪ応する入力ビットに加えられ、該
比較器の第２人力ポートはディジタル・タイミング・パ
ルス間隔ｉ＋ｌ、ｌ　１４１１ワードＮ　１　０ Ｄ＝ＤＮ２　＋＝−＝°＋Ｄ１２　＋Ｄｏ２　’ｉ受取
る。比較器１６からの比較出力はＡＮＤゲート１４の一
方の人力に加えられ、ＡＮＤゲート１４の他方の入力は
クロック源１１からの出力全受取る。Ａ　Ｎ　Ｉ）ゲー
ト１４の出力は、カウンタ１２のリセット人力（Ｒ８’
ｌ’　）に加えられ、Ｘ線１５１ｍの出力タイミング・
パルス信号を形成する。

動作に於て、比較器１６の第２人力ボートに入力きれる
テイジタル・ワードは、所望の出力タイミング・パルス
間隔に対応する値にセットされる。

カウンタ１６の出力がその値に智しくなるとき、比１咬
’／、ｊ４１３の出力がｉｆ＋ｉｉｉ　１’ｌ　１にな
る。−ｆ：ノしから、ＡＮＤゲート１４は、クロック信
号の単一パルス全紳１５に供給し、該クロック信号は又
カウンタ１２をリセットする。次に、カウンタ１２ｄ、
そのカウントを再びゼロから開始し、カウンタ１２の出
力が比較器１６の第２人力ボートに加えらｈｆｃテータ
・ワードの値に再ひ等しくなるときに、もう１つのタイ
ミング・パルスが発生芒れる。

Ｉ　ＢＭ　Ｔｅｃｈｎｉｃａｌ　Ｄｉｓｃｌｏｓｕｒｅ
Ｂｕｌｌｅｔｉｎ、第２０巷、第３号、１９７７年８月
、第１０２７頁に於て、Ｃｈａｎｇ’Ｊけ、尼１２００
ＭＨｚ迄の周波数で動作することができるプログラム可
能なタイミンク・ジェネレータについて開示している。

そのシステムＱ：↓、５乃至２５００ナノ秒迄連続的に
プログラム可能なサイクル１？７間を有し、成る特定の
パルス・／−ケンスにＩｌｌする０７ｒ間の遅延はゼロ
からそのサー１クル１Ｉｌ１間迄プロクラム可能である
。ＥＸＣＬＵＳ　Ｉ　ＶＥ−０）え回ｉ１’？ｉを用い
てディジタル周波数カウンタの出力を１糾の基’１ＣＩ
ｆｌｔ１．ｌ　ｆｉ印ビットと比較することにｊ、す、
基ｉｆ、Ｉタイミング・パルスが発生される。カウンタ
←１、該基準タイミング・パルスによってリセットσれ
、それからシーケンスのカウントがｉｌｌひ開始σ１１
る。

基準タイミング・パルスの期間内に、再ひＥＸＣＬＵＳ
ＩＶＥ−ＯＲ回路を用いて周波数カウンタ出力を１絹の
遅延ｆｌｉ１４御ビットと比較することにより１、遅延
したパルスが発生ａｆする。その遅延パルスを同期した
微細遅延パルスとゲートさせることにより、２０ナノ秒
以下の可変の遅延が生ぜしめられる。

上述の２つの従来技術によるプログラム可能なタイミン
グ・ジェネレータに於ては、出力タイミング・パルスの
最大周波数が、比較に達する度にカウンタ全リセットす
る必要があることによって制限芒れている。即ち、カウ
ンタのリセット動作に１比較的遅い動作であり、ジェネ
レータが動作することができる最大周波数を限定する。

米国特許第４３２１６８７号明細冑は、一連のシフト・
レジスタの内容がコンピュータに記憶されている複数の
基準制御ビット（マスク・セット）と比較される、コン
ピュータ制御によるタイミング・システムについて開示
している。それらのシフト・レジスタは初めにコンピュ
ータでロードさレタパターンを含み、そのパターンは周
知の／フト・レジスタ技術によりクロック・パルス・／
エネレータからのタイミング・パルスを１月い−Ｃ一連
のレジスタを経て進められる。各クロック・パルスの後
に、シフト・レジスタに含ｔ！＋でいるビット・パター
ンがマスク・セットの各ピットド１１１１’１次的に比
較器れ、２つのパターンの間に一致が検出される度にパ
ルスが発生烙れる。このシステムの速度は、全てコンピ
ュータｆｌｉ制御の下に、各クロック・パルスの後にシ
フト・レジスタの内容が１糸１１の記憶レジスタに転送
きれ、マスクが記１；ｆ’＋装僅から取出妊れ、順次的
に比較がｉ″Ｊわれる必要があることによって、限定芒
れている。

〔発明が解決しようとする間牌点〕

本発明の目的は、上述の従来技術によるプログラム可能
なタイミング・ジエネレ−りの如く周波数に於て、限定
されない、タイミング・パルス・ジェネレータを提供す
ることであシ、更に具体的には、今日人手δれる１（ｆ
Ｑ成素子を用いて５００　ＭＨ７゜又はそれ以上の周波
数で動作することができるプログラム可能なタイミング
・）くルス・ジェネレータを提供することである。

〔問題点を解決するための手段〕

本発明に［、連続的に循環するカウントを生じる手段と
、上記カウントヲノ々ルス間隔制御ディジタル・ワード
と比較する手段と、所定のビット位置のみに於いて上記
カウント及び上記ディジタル・ワードのビットが比較は
れるように上記比較手段の所定のビンＦｋ選択的に禁止
する手段とを有する、プログラム可能なタイミング・ジ
ェネレータ全提供する。

上記の′°連続的に循環するカラン）ｋ生じる′という
ことは、カウント中はいかなるときもリセットすること
なく、それ自体で連続的に反復するカラントラ生じるこ
とを意味する。上２の連続的に循環するカラントラ生じ
る手段は、同期的２進カウンタであることが好ましい。

上記の禁止手１″！は、各々カウンタの各ビットから第
１人力全受取り、禁止データ・ワードの各ビットから第
２人カフミニ受取り、上記比較」・段の一方の人力ポー
１貿）で１ビツト入力に結合てれた出力を有する、初表
ＶのＡＮＤゲートであってもよい。上記比較”Ｉ’　１
６２の（１１４力の人力ボートは人力制御ディジタル・
ワードを受取るように結合子れている。クロック源は、
クロック・パルス発振器と、該クロック・パルス発振器
の出力に結合された同期入ツバ微細ｆｌｔ制御人力Ｇ’
ｒ号を受取るように結合てれた微細周波数ｆｌ制御入力
、及び２進カウ／りのクロック入力に結合ＧＩ’１ｊｒ
出力を有する位相ロック・ルーフとよりなっても上い。

出力タイミング・パルス伯号孕発う１−するｋめに、他
のＡＮＤゲートの一方の入力が遅延素子を群で上記クロ
ック・パルス源に結合きれている。

そのＡＮＤゲートの他方の入力は上記比較手段の比較出
力端子に結合子れている。

〔実施例〕　゛ 第１図のブロック図全参照して、本発明によるプログラ
ム可能なタイミング・ジェネレータについて説明する。

線６０上のクロック源２１の出力が位相ロック・ループ
（Ｐ　Ｌ　Ｌ　）　２２の同期入力に加えられる。クロ
ック源２１は、例えば、Ｈｅｗｌｅｔｔ−Ｐａｃｋａｒ
ｄ社製の８６６０Ａ型（商品名）クロック源であっても
よい。微細遅延制御回路２６は位イ’１．ｌロック・ル
ープ２２のｆ′Ｙ７相制旬１１人力に供給芒れる。位相
ロック・ループ２２及び微細遅延制御回路２３の詳細な
構成については、第５図に関連して後述する。

この例に於ては、クロック源２１の出力の周波数の８倍
の周波数を有する位相ロック・ループの出力が、カウン
タ２４のクロック入力に加えられる。カウンタ２４は同
期２進カウンタであるべきである。カウンタ２４への入
力クロック信号の周波数が、普通のカウンタにとっては
高すぎる場合には、高速フリップ・フロップを用いで、
プｌウンタの初めの１つ又は２つのビット（ｉ　ｉｋ　
’ａ：　ｔｆ’ｆ成することが可能である。カウンタ２
４のカウント１１“１力線は、対応するＡ　Ｎ　Ｉ）ゲ
ート２９−０乃至２９−Ｎの第１人力に結合きれている
。ＡＮＤゲート２９−０乃至２９−Ｎの第２人力は、禁
止ｆｌｉ制御イ、１号Ｍ（Ｍ＝Ｍ　２　−１−・・・・
・・＋Ｍ　２’十Ｍ　２°）Ｎ　１　０ の各々のピッ）Ｍ　乃至ＭＮを受取る。ＡＮＤゲ〇 一トの出力は比較器２５の第１人力ボートの夕・ｊ　ｌ
７ｍ、するビット位１１へ□に加えられる。比較器２５
の第２人力ボートはパルス間隔制御ディジタル・ワード
Ｄの各々のピッＦ　（Ｄ　ｏ−Ｄ　Ｎ　）　Ｋ　受取る
。

比較器２５の２つの入力ポート上に牛じた値が同一であ
るときに論理１状態にある、比較器２５の比較出力が、
ＡＮＤゲート２７の一方の入力に加えられ、ＡＮＤゲー
ト２７の他方の人力はカウンタ２４へのクロック信号と
同一であるが遅延素子２６によシ遅延しているクロック
信号ケ受取る。

出力タイミング・パルス信号がＡＮＤゲート２７の１」
°Ｉ力、腺２８上に生じる。

動作に於て、カウンタ２４は、連続的に循環するカウン
ト、即ちゼロのカウントから２−１のカウントへ進みそ
して再びゼロへ戻るカウントを生じる。カウンタ２４は
いかなるときもリセットきれる必璧はないが、タイミン
グ・ジェネレータが用いられ′″ｒＩ／−するシステム
の他の部分に回路ヲ拳に同期芒せるために、回路動作開
始時にカウンタ２４にリセット信号全供給することが望
ましい場合もある。

カウンタ２４からの出力ビットがいずれも禁止さねない
、場合、即ちＭ　乃至ＭＮが全て論Ｊ！１！　１状態で
ある場合には、カウンタ２４からの出力ビツト約Ｉ＋が
比１販器２５の第１人カポ−１・に直（反結合δれ、該
比較器に於てパルス間β１°φ制御ワードＤ全体の対応
するビットと比較きれる。その場合には、ワードＤの値
が何であろうと、比較器２５の出力は、２−１のクロッ
クの期間のうちの１つのクロックの期間の間、即ちカウ
ンタ・サイクル時間中の１つのクロックの期間の間、４
ｉｉｉｉ理１状態になる。カウンタ出力がゼロであるＩ
ｌ、５曲間ｈ′７＋に隈１するその論理１状態の位置は
、Ｄの値によって決定される。例えば、ＩＪ−１５であ
れば、比較器２５の出力に於ける論理１は第１５クロツ
クの期間の間生じる。比較器２５の出力が論理１〕１１
ζ態であるとき、単一のクロック・パルスがＡＮＤゲー
ト２７から出力線２８上に出力逼れる。それから、ＡＮ
Ｄゲート２７が、次のカウンタ・サイクルの次の対応す
るクロックの期間迄、比較器２５の出力によって禁止で
れる。

本発明によれば、カウンタの出力ビットを選択的に禁止
することによシ、カウンタ・サイクルの周期（Ｌｌり変
にすることができる。例えｉ＋、Ｉ、Ｍ　ｏ）＝Ｍ＝１
及びＭ＝Ｍ　−・・・・・＝　１１．ＩＩ　Ｎ＝　Ｏを
・セ１　２　６ ツトすることにより、カウンタ２４からの出力ビット２
０及び２１を除く全てが禁止さ１１た場合には、比較器
２５にとっては、カウンタ２４は４クロック周期だけの
サイクル時間を有する。同様にして、カウンタ・サイク
ルの周期を所望の値〔２〕Ｔにセットすることができ、
上記には正の整数であシ、クロック周期Ｔ＝１／ｆ　で
あり、ｆｏは位相ロック・ループ２２によシ生じたクロ
ックは号の周波数である。マスク・クロック源２１の周
波数が可変にさｔｌ、位４（１ｕツク・ループの出力周
波数を同−仲、囲に亘って可変にできることが好ましい
。言う迄もなく、ゼロ状態であるＭのビットに対＋６す
るピット位置のデータ・ワードＤのビットも又ゼロにセ
ットきれるべきである。そうでない場合には、Ｄ　乃至
ＤＮを供給する線の各々にＡＮＤゲートが直列に挿入芒
れるべきであり、そわらのＡＮＤゲートの出力は比較器
２５の第２人力ボートの各ビット入力に加えられ、その
ようなＡＮＤゲートの第１人力は各ビットＤ　乃至ＤＮ
を受取り、第２人力は信号Ｍ　乃至ＭＮを受取る。

次に、第４図を参照して、本発明によるプログラム可能
なタイミング・ジェネレータの動作を特定の例について
説明する。カウンタ２４へのクロック入力が図の最上部
に示芒れており、カウンタの実際の（禁止されていない
）カウント出力が中央に１６進法によシ示されている。

この例では、Ｄ　＝Ｄ　＝１、Ｄ　＝Ｄ　−・・・・・
・＝ＤＮ二〇、０　１　２　３ Ｍ　＝Ｍ　＝Ｍ　＝１・及びＭ　３　””’　Ｍ　４−
　“°−〇　１　２ 及び２２が各々１．１及び０の状態であるときは常に、
論理１状態になる。これは、カウンタ出力に対して、３
（・・・・・・０００１１）、Ｈ（・・・・・・０１０
．１１　）、１５（・・・・・・１００１１）智の１６
進法で生じる。

上記記載から明らかなように、カウンタ出力ｉ力がゼロ
状態であるときから出力タイミング・・ｑルス・シーケ
ンスの第１パルスが発生される迄の１１１間Ｔ　＝ＤＸ
Ｔ（ＤはワードＤＯｆ直、このイ列ではＤ＝３；Ｔはク
ロック周期）であり、出力タイミング・パルス間の時間
即ち出力タイミング・、Ｓルスの周期Ｔ　＝（２ｊ）Ｔ
で６す、ｉは論ｆ’−１！　１状ｊｐにあるＭの下位ビ
ットの数である。クロック周期Ｔは変数であるので、シ
ステムの限界内で任意のｆ直のＴ。全組ることができる
。

次に、第３図に於て、位相クロック・ループ２２及び微
細遅延制御回路２３の成る好ましい配置について説明す
る。クロック源２１からの線６０上のｍ力信号は位相検
出器４１の一方の入力に加えられ、該＠用益の他方の入
力には周波数分割器４２の出力が加えられる。前述の如
く、本明却１書に記載てれているタイミング・ジェネレ
ータの例に於ては、位相ロック・ループ２２の出力周波
数がクロック瀞２１の８倍であるべきである。そのため
に、周波数分割器４２は８分の１の周波数分割器である
べきである。位相検出器４１の出力はアナログ信号加算
回路４５の一方の入力に加えられ、該加算回路の出力は
増幅器４４により増幅でれて、電圧ｆｆ？ｌＪ御発振器
（ＶＣＯ）４３の周波数開側１入力に加えられる。電圧
制御発振器４３の出力は、周波数分割器４２０入力を供
給し、又カウンタ２４のクロック入力に加えられる（＞
ｒ　イｔイｃ＋ツク・ループ回路２２の出力を形成する
。微細遅延回路１回路２３はディジタル−アナログ（１
）／Ａ）変換器４６として実現されることが好ましい。

それから、ディジタル−アナログ変換器４６へのディジ
タル人カビツ）Ｄ　、乃至Ｄ−９は、ディジタル−アナ
ログ変換器４６から所望の出力アナログＴｆｆ、　Ｉｆ
−を生じるように操作きれる。従って、アナログ信号加
算回路４５によシディジタルーアナログ変換器４６の出
力を位相検出器４１の１１１力と加算することによって
、位相ロック・ループ２２からの出力位相を微細に調節
することができる。ティシタルーアナログ変換器４６の
出力を適すノに較ＩＥすることにより、微細遅延制御Ｔ
Ｆの１・ｐ囲がＩｔＪ１間′ｒ内であるように、ビット
Ｄ−乃￥Ｄ　ｉ　ｆデータ・ワードＤの一部として用い
ることができる。（ｒしって、全遅延ＴＴは、Ｔ　Ｔ＝
　Ｔ　Ｆ十Ｔ　、である。

〔発明の効果〕

本発明によれば、従来の如く動作周波数が制限されず、
高周波でも動作可能である、プログラム可能なタイミン
グ・パルス・ジェネレータカ得うれる。

【図面の簡単な説明】

第１図は本発ＩＪＪによるプログラム用能なタイミング
・ジェネレータを示すブロック図、第２図は従来技術に
よるプログラム可能なタイミング・ジェネレータを示す
ブロック図、第５図は第１図に於けるタイミング・ジェ
ネレータの（＋＞相ロック・ループ及び関連する微細遅
延回路を詳細に示す図、第４図は第１図のタイミング・
ジェネレータの動作を説明するためのタイミング図であ
る。 １１．２１・・・・クロック源、１２．２４・・・・カ
ウンタ、１３．２５・・・・比較器、１４．２７．２９
−０．２９−１、・・・・・・２９−Ｎ・・・・ＡＮＤ
ゲート、１５．２８．３０・・・・線、２２・・・・位
相ロック°ループ、２３・・・・微細遅勿Ｅ　）ｊｉｌ
制御回路、２６・・・・遅延素子、４１・・・・位相検
出器、４２・・・・周波数分割器、４３・・・・電圧制
御発振器、４４・・・増幅器、４５・・・・アナログ信
号加算回路、４６・・・・ディジタル／゛ノ”すｐグ変
Ｊ興Ｈ侶、八４　、八・Ｉ　、　・・１ ・・・・、ＭＮ・・・・禁止データ・ワーｊ・のビット
、Ｉ）ｏ。 Ｄ　１・・・・・・、Ｄ　・・・・パルス間隔１ｊ１］
和１１７′″イジタ１　Ｎ ル・ワードのビット。 出願人　インターナシ旧ナノいビジネス・マシーンズ・
コーポレークヨン代理人　弁理Ｊ、岡　１１１　次　１
１（外１名） アメリカ合衆国ニューヨーク州 ヮッピンジャーズ・ホールズ・ パイ・レーン３１番地

Claims (1)

【特許請求の範囲】
1. 連続的に循ジ１″１するカウントを生じる手段と、上記
   カラントラパルス間隔制御ディジタル・ワードと比較す
   る手段と、所定のビット位置のみに於て上記カウント及
   び上記ディジタル・ワードのビットが比較でれるように
   上記比較手段の所定のビットを選択的に禁止する手段と
   を有する、プログラム可能なタイミング・ジェネレータ
   。