JPS60205264A - 電圧比較回路 - Google Patents
電圧比較回路Info
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- JPS60205264A JPS60205264A JP6098084A JP6098084A JPS60205264A JP S60205264 A JPS60205264 A JP S60205264A JP 6098084 A JP6098084 A JP 6098084A JP 6098084 A JP6098084 A JP 6098084A JP S60205264 A JPS60205264 A JP S60205264A
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- 230000002123 temporal effect Effects 0.000 description 1
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- Measurement Of Current Or Voltage (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本兄明は相補型電界効果トランジスタ（以下ＣＭＯ８と
略記１−る）を用いた電圧比較回路に関するものである
。
略記１−る）を用いた電圧比較回路に関するものである
。
近年ＣＭ（ＪＳ技術の発達により多くの回路がＣＭＯ３
化されている。特に低電力化を必要とする機器にはＣＭ
Ｏ８回路でないと実現不可能なものもある。ＣＭＯ８回
路は従来はとんど論理回路で占められていたが、最近で
はアナログ回路にも０ＭＯ８が採用されつつあり、また
アナログ回路と論理回路を同一のチップ上に集積した例
も見受けられるようになった。本発明はＣＭ（ＪＳアナ
ログ回路の一種で有る電圧比較回路に関し、従来方式に
ない性能を追求してなされたものである。
化されている。特に低電力化を必要とする機器にはＣＭ
Ｏ８回路でないと実現不可能なものもある。ＣＭＯ８回
路は従来はとんど論理回路で占められていたが、最近で
はアナログ回路にも０ＭＯ８が採用されつつあり、また
アナログ回路と論理回路を同一のチップ上に集積した例
も見受けられるようになった。本発明はＣＭ（ＪＳアナ
ログ回路の一種で有る電圧比較回路に関し、従来方式に
ない性能を追求してなされたものである。
従来技術に関し図面を用いて説明すると、第１図は最も
簡単なＣＭＯ５電圧比較回路と言えるＣＭＯ，Ｓインバ
ータである。このインバータの伝達特性は第２図に示す
如く極めて急峻であり、論理的スレッショルド電圧Ｖｃ
に対する入力電圧Ｖｉｎの大小を非常に感度良く検出出
来る。（本願に於いては電源電圧の正側ＶｄｄをＯｖと
し基準電位として説明する。従って電源電圧の負側Ｖａ
ｓは負の屯イΩをイ１する）前記論理的スレノ７ヨルド
′ｉＥ圧■ｃの大きさは、インバータを構成するＰチャ
ネル型Ｍ（ＪＳトランジスタとＮチャネル型ＭＯＳトラ
ンジスタ（以下簡単にそれぞれＰＭＵＳＴ、ＮＭＯ３ｉ
’、！：略記ｆる）のサイ、（を変える事により、ある
範囲内で変化させる事が出来る。この電圧比較回路の最
大の欠点は前記論理的スレッショルド電圧が集積回路の
製造バラツキにより一定しない事である。即ちインバー
タを構成スるＩ’ Ｍ ＯＳ Ｔ及びＮ Ｍ （Ｊ Ｓ
Ｔのスレッショルド電圧ＶＩＰ、■。のバラツキによ
り■ｃも変化するため、従って調整手段が必要となって
しまう。また前記論理的スレッショルド電圧は、通常の
製造プロセスを使う限り電源電圧の範囲内に限定される
ため、例えば電源電位を比較電圧電位にしたい場合等に
は、人力′電圧を分圧してやるか、又は製造プロセスを
変更してどちらかのＭ ＯＳ Ｔをデプレションモード
としてやる必要がある。
簡単なＣＭＯ５電圧比較回路と言えるＣＭＯ，Ｓインバ
ータである。このインバータの伝達特性は第２図に示す
如く極めて急峻であり、論理的スレッショルド電圧Ｖｃ
に対する入力電圧Ｖｉｎの大小を非常に感度良く検出出
来る。（本願に於いては電源電圧の正側ＶｄｄをＯｖと
し基準電位として説明する。従って電源電圧の負側Ｖａ
ｓは負の屯イΩをイ１する）前記論理的スレノ７ヨルド
′ｉＥ圧■ｃの大きさは、インバータを構成するＰチャ
ネル型Ｍ（ＪＳトランジスタとＮチャネル型ＭＯＳトラ
ンジスタ（以下簡単にそれぞれＰＭＵＳＴ、ＮＭＯ３ｉ
’、！：略記ｆる）のサイ、（を変える事により、ある
範囲内で変化させる事が出来る。この電圧比較回路の最
大の欠点は前記論理的スレッショルド電圧が集積回路の
製造バラツキにより一定しない事である。即ちインバー
タを構成スるＩ’ Ｍ ＯＳ Ｔ及びＮ Ｍ （Ｊ Ｓ
Ｔのスレッショルド電圧ＶＩＰ、■。のバラツキによ
り■ｃも変化するため、従って調整手段が必要となって
しまう。また前記論理的スレッショルド電圧は、通常の
製造プロセスを使う限り電源電圧の範囲内に限定される
ため、例えば電源電位を比較電圧電位にしたい場合等に
は、人力′電圧を分圧してやるか、又は製造プロセスを
変更してどちらかのＭ ＯＳ Ｔをデプレションモード
としてやる必要がある。
第３図（ａ）および（ｂ）は、それぞれ従来の他の電圧
比較回路を示すものである。これらの回路は差動型であ
って、Ｖ、、Ｖ、のいずれかに比較電位Ｖｒｅｆを与え
、他方に入力電圧Ｖｉｎを印加し、Ｖｏｕｔより出力を
得る。Ｖｒｅｌは通常抵抗分圧により作成されるが、集
積回路内に於いて抵抗分割比は比較的精度良く作成され
るため、はとんど無調整の電圧比較器が達成出来る。し
かし一般にこれらの型の比較回路は謂る同相入力電圧範
囲が電源電圧範囲内に設計されるため、比較電位が電源
電圧付近か電源電圧を越える場合には、それに合せて各
トランジスタのパラメータを変更し、設計し直す必要が
あり、簡単に使用する事が出来ないと言う欠点がある。
比較回路を示すものである。これらの回路は差動型であ
って、Ｖ、、Ｖ、のいずれかに比較電位Ｖｒｅｆを与え
、他方に入力電圧Ｖｉｎを印加し、Ｖｏｕｔより出力を
得る。Ｖｒｅｌは通常抵抗分圧により作成されるが、集
積回路内に於いて抵抗分割比は比較的精度良く作成され
るため、はとんど無調整の電圧比較器が達成出来る。し
かし一般にこれらの型の比較回路は謂る同相入力電圧範
囲が電源電圧範囲内に設計されるため、比較電位が電源
電圧付近か電源電圧を越える場合には、それに合せて各
トランジスタのパラメータを変更し、設計し直す必要が
あり、簡単に使用する事が出来ないと言う欠点がある。
勿論入力電圧を分圧し、比較電位が前記同相入力電圧範
囲に入る様にすれば動作上の問題はなくなるが、分圧に
よって検出の感度が低下する事になり、好ましくない。
囲に入る様にすれば動作上の問題はなくなるが、分圧に
よって検出の感度が低下する事になり、好ましくない。
本発明は以上の如き従来技術の欠点を解消させる目的で
成されたものであって、製造上のバラツキが少なく、か
つ簡便に使用出来る電圧比較回路を提供するものである
。
成されたものであって、製造上のバラツキが少なく、か
つ簡便に使用出来る電圧比較回路を提供するものである
。
第４図は本発明の基本構成を示す構成図であって、第１
のｌ’ Ｍ ＯＳ ｉ’ １のソースはＶｄｄに接続さ
れ、該第１のＰ Ｍ （Ｊ Ｓ ｉ’ １のドレインは
＠１ＯＮ Ｍ ＯＳ ’ｒ ２のドレインとゲート及び
前記第１のＰ Ｍ ＯＳ ｉ’ １ （７）ゲート及び
第２のＰＭｏｓＴ６と第２のＮ Ｍ ＯＳ Ｔ ４のゲ
ー）Ｋ接続され、前記第２のＰ Ｍ ＯＳ １’ ３０
ソースはＶ＋＋ｄに接続され、該第２のＩ） Ｍ ＯＳ
Ｔ ３のドレインは前記第２のＮ Ｍ ＯＳ ’ｒ
４のドレインに接続されるとともに出力端Ｖｏｕｔを形
成し、前記第１のＮ Ｍ ＯＳ １’ ２０ソースを第
１の入力端■１、前記第２ （７） Ｎ Ｍ ＯＳ ｉ
”のソースを第２の入力端ｖ２とし、前記出力端Ｖｏｕ
ｔは最終的にはＶｄｄ及びＶｓｓを電源電位とする論理
回路５に導びがれる事を特徴としている。
のｌ’ Ｍ ＯＳ ｉ’ １のソースはＶｄｄに接続さ
れ、該第１のＰ Ｍ （Ｊ Ｓ ｉ’ １のドレインは
＠１ＯＮ Ｍ ＯＳ ’ｒ ２のドレインとゲート及び
前記第１のＰ Ｍ ＯＳ ｉ’ １ （７）ゲート及び
第２のＰＭｏｓＴ６と第２のＮ Ｍ ＯＳ Ｔ ４のゲ
ー）Ｋ接続され、前記第２のＰ Ｍ ＯＳ １’ ３０
ソースはＶ＋＋ｄに接続され、該第２のＩ） Ｍ ＯＳ
Ｔ ３のドレインは前記第２のＮ Ｍ ＯＳ ’ｒ
４のドレインに接続されるとともに出力端Ｖｏｕｔを形
成し、前記第１のＮ Ｍ ＯＳ １’ ２０ソースを第
１の入力端■１、前記第２ （７） Ｎ Ｍ ＯＳ ｉ
”のソースを第２の入力端ｖ２とし、前記出力端Ｖｏｕ
ｔは最終的にはＶｄｄ及びＶｓｓを電源電位とする論理
回路５に導びがれる事を特徴としている。
第４図に示す本発明の比較回路の動作を説明するため、
前記第１のＰ Ｍ ＯＳ Ｔ １と前記第１のＮ Ｍ
ＯＳ ’Ｉ’ ２ （Ｄ ｇ ｍ 比ト前記第２１７）
Ｐ Ｍ ＯＳ ｉ’ ３と前記第２のＮＭＵＳＴ４の
ｇｍ比を等しいものとし、かつ前記入力端■１ と■、
が等しく■■であるとする。前記第１のＰ Ｍ ＯＳ
ｉ’ ｊと前記第１のＮＭＯ８Ｔ’２で構成されるイン
バータ（第１のインバータとする）の伝達特性は、第５
図（ａ）に示ず如く、α、β、ｒの様にバラツキを有し
、これらの曲線と入力電圧＝出力電圧の関係を表わす４
５°ノ直線との交点が第１のインバータノ出カ電圧■α
、Ｖβ、Ｖ、となる。
前記第１のＰ Ｍ ＯＳ Ｔ １と前記第１のＮ Ｍ
ＯＳ ’Ｉ’ ２ （Ｄ ｇ ｍ 比ト前記第２１７）
Ｐ Ｍ ＯＳ ｉ’ ３と前記第２のＮＭＵＳＴ４の
ｇｍ比を等しいものとし、かつ前記入力端■１ と■、
が等しく■■であるとする。前記第１のＰ Ｍ ＯＳ
ｉ’ ｊと前記第１のＮＭＯ８Ｔ’２で構成されるイン
バータ（第１のインバータとする）の伝達特性は、第５
図（ａ）に示ず如く、α、β、ｒの様にバラツキを有し
、これらの曲線と入力電圧＝出力電圧の関係を表わす４
５°ノ直線との交点が第１のインバータノ出カ電圧■α
、Ｖβ、Ｖ、となる。
次に前記第２のＰＭＵＳＴ５と前記第２のＮＭＯ８Ｔ４
で構成されるインバータ（＠２のインバータとする）の
伝達特性は第５図（ｂ）Ｋ示す如く、第５図（ａ）と等
しくなる。即ち第１のインバータのｇｍ比と第２のイン
バータのｇｍ比が等しいから伝達特、性もほぼ等しくな
る。
で構成されるインバータ（＠２のインバータとする）の
伝達特性は第５図（ｂ）Ｋ示す如く、第５図（ａ）と等
しくなる。即ち第１のインバータのｇｍ比と第２のイン
バータのｇｍ比が等しいから伝達特、性もほぼ等しくな
る。
従って、第１のインバータの出力が■αの時は第２のイ
ンバータの出力もＶａとなり、第１のインバータの出力
と第２のインバータの出方は同電位となる。即ちインバ
ータを構成するトランジスタのスレッショルド電圧が製
造上バラツキを有していても、第１のインバータと第２
のインバータのｇｍ比が等しく、かつ両者が互いに近傍
に作り込まれていれば、第１のインバータの出力電位と
第２のインバータの出力′電位は等しくなる。
ンバータの出力もＶａとなり、第１のインバータの出力
と第２のインバータの出方は同電位となる。即ちインバ
ータを構成するトランジスタのスレッショルド電圧が製
造上バラツキを有していても、第１のインバータと第２
のインバータのｇｍ比が等しく、かつ両者が互いに近傍
に作り込まれていれば、第１のインバータの出力電位と
第２のインバータの出力′電位は等しくなる。
今第１のインバ タ及び第２のインバータの伝達特性が
ｒの場合について、第１のインバータの入力端Ｖ１の電
位がＶｓｓより低くなった場合とＶｓａより高くなった
場合を考えてみると、第６図は前記■、かｖ■より低く
なった場合であって、前記第１のインバ〜りの出力はＶ
、／となり、前記第２のインバータの出力’１１０ｕ
ｔは■ｒがらＶｄｄ方同へずれる事がわかる。逆にＭｉ
Ｊ記■１がＶｓｓより高くなった場合は第７図に示す如
く、前記ＶｏｕｔはよりＶＲｍに近ずく事トこなる。該
Ｖｏｕｔを更Ｋ （ｉＩＪ段かのインバータ（前ｉ＋ｄ
Ｉ、ｌ！、 ｌ 及び第２のインバータとｇ Ｉｌｌ
比が善しいものが望ましい）で増巾すれば。
ｒの場合について、第１のインバータの入力端Ｖ１の電
位がＶｓｓより低くなった場合とＶｓａより高くなった
場合を考えてみると、第６図は前記■、かｖ■より低く
なった場合であって、前記第１のインバ〜りの出力はＶ
、／となり、前記第２のインバータの出力’１１０ｕ
ｔは■ｒがらＶｄｄ方同へずれる事がわかる。逆にＭｉ
Ｊ記■１がＶｓｓより高くなった場合は第７図に示す如
く、前記ＶｏｕｔはよりＶＲｍに近ずく事トこなる。該
Ｖｏｕｔを更Ｋ （ｉＩＪ段かのインバータ（前ｉ＋ｄ
Ｉ、ｌ！、 ｌ 及び第２のインバータとｇ Ｉｌｌ
比が善しいものが望ましい）で増巾すれば。
■１がν５ｓより高いが低いかを論理的レベル（１１又
は１、）で判定する事が出来５゜ ｍｉｌ記第１及び第２のインバータの伝達特性がαある
いはβとなった場合も上記と同様の事が言える。又、上
記説明では前記第２のインバー タの入力端■、の電位
をＶｓｍとして説明したが、Ｖａａと異る電位であって
も説明の要旨には変更がない。
は１、）で判定する事が出来５゜ ｍｉｌ記第１及び第２のインバータの伝達特性がαある
いはβとなった場合も上記と同様の事が言える。又、上
記説明では前記第２のインバー タの入力端■、の電位
をＶｓｍとして説明したが、Ｖａａと異る電位であって
も説明の要旨には変更がない。
ただし前記ＶｏｕｔからＶａａ系の回路へのインタフェ
イス部分については若干の考慮が必要である。また前記
■１と■、のどちらを比較電位とし、どちらを被比較電
圧入力端とするかによっても多少の変更が必要となる。
イス部分については若干の考慮が必要である。また前記
■１と■、のどちらを比較電位とし、どちらを被比較電
圧入力端とするかによっても多少の変更が必要となる。
第８図は前記出力端ＶｏｕｔとＶｓｍ系回路部分へのイ
ンタフェイスの実施例を示すものであり、第８図（ａ）
は前記Ｖｏｕｔが直接Ｖｓｓ系回路に与えられる例を示
す。第８図（ｂ）及び（Ｃ）は前記Ｖｏｕｔが任意の段
数のインバータ、ｌ、〜Ｉｎにより増巾された後Ｖ＋＋
ｓ系回路に印加される例であって、第８図（ｂ）では前
記インバータ１１〜Ｉｎの電源線が前記入力端■２に接
続される場合を示し、第８図（Ｃ）は前記インバータ１
１〜Ｊｎノｘ源＋１９Ｊが前記入力端■１に接続される
場合を示す。どの方式を使用するかは前記入力端Ｖ、、
Ｖ、に印加する電圧レベルや、その印加状態によって適
宜選択する。
ンタフェイスの実施例を示すものであり、第８図（ａ）
は前記Ｖｏｕｔが直接Ｖｓｓ系回路に与えられる例を示
す。第８図（ｂ）及び（Ｃ）は前記Ｖｏｕｔが任意の段
数のインバータ、ｌ、〜Ｉｎにより増巾された後Ｖ＋＋
ｓ系回路に印加される例であって、第８図（ｂ）では前
記インバータ１１〜Ｉｎの電源線が前記入力端■２に接
続される場合を示し、第８図（Ｃ）は前記インバータ１
１〜Ｊｎノｘ源＋１９Ｊが前記入力端■１に接続される
場合を示す。どの方式を使用するかは前記入力端Ｖ、、
Ｖ、に印加する電圧レベルや、その印加状態によって適
宜選択する。
次に第４図に示す回路で比較可能な電圧範囲についてメ
１（べると、少なくとも前記入力端ｖ１及びｖ２が等し
い時には、ｉｊ＋ ｉ’ｉｄ ’Ａ Ｉのインバータ及
び第２のインバータは一へ的な伝１、雄４′に性を有す
る必・皮があるか１）、比較′電圧レベルの限界はＩ’
Ｍ ＯＳ ｉ’のスレッショルド′屯圧ｖ、 ｌ’と
Ｎ Ｍ （Ｊ Ｓ ’！’のスレソ／ヨルド電圧ＶＩＮ
の絶対１１ｊ１の相と菖う事になる。
１（べると、少なくとも前記入力端ｖ１及びｖ２が等し
い時には、ｉｊ＋ ｉ’ｉｄ ’Ａ Ｉのインバータ及
び第２のインバータは一へ的な伝１、雄４′に性を有す
る必・皮があるか１）、比較′電圧レベルの限界はＩ’
Ｍ ＯＳ ｉ’のスレッショルド′屯圧ｖ、 ｌ’と
Ｎ Ｍ （Ｊ Ｓ ’！’のスレソ／ヨルド電圧ＶＩＮ
の絶対１１ｊ１の相と菖う事になる。
例えはこの相か１ｖであれば、比較電圧レベルは一１ｖ
が限界であって、これ以上ｖｄｄ寄りのレベルでの比較
は出来ない。しかし負方向には〜’ｍｓを越えて比較可
能であり、分圧等によって感度を落す事なく電圧比較が
可能となる。もし正方向での電圧比較を行ないたい場合
は第９図の如き構成を使用すれば良い。なお第４図に於
て各トランジスタの基板の接続を示さなかったが、実施
状況に応じてオープンと（、たり、ソースと同電位とし
たり、電源線と接続したりする。
が限界であって、これ以上ｖｄｄ寄りのレベルでの比較
は出来ない。しかし負方向には〜’ｍｓを越えて比較可
能であり、分圧等によって感度を落す事なく電圧比較が
可能となる。もし正方向での電圧比較を行ないたい場合
は第９図の如き構成を使用すれば良い。なお第４図に於
て各トランジスタの基板の接続を示さなかったが、実施
状況に応じてオープンと（、たり、ソースと同電位とし
たり、電源線と接続したりする。
ｍ１０図は本発明の他の実施例であって、第１のインバ
ータ又は第２のインバータのゲートに時定数回路を設け
た例であって、前記入力端■、を固定の比較電位とする
場合には回路の安定化に役立ち、該入力端Ｖ、に変化１
゛る′電位を印加する場合には比較動作に時間的な位相
差を生ずるので特殊な応用に使用出来る。
ータ又は第２のインバータのゲートに時定数回路を設け
た例であって、前記入力端■、を固定の比較電位とする
場合には回路の安定化に役立ち、該入力端Ｖ、に変化１
゛る′電位を印加する場合には比較動作に時間的な位相
差を生ずるので特殊な応用に使用出来る。
第１１図は本発明の他の実施例であって比較動作を間欠
的に行なう場合、非動作時には比較回路への電源供給を
遮断して消費電力を節約するとともに比較結果を特定な
レベルに固定する回路例であって、端子ＣをトＩレベル
にすると比較動作が行なわれなくなる。
的に行なう場合、非動作時には比較回路への電源供給を
遮断して消費電力を節約するとともに比較結果を特定な
レベルに固定する回路例であって、端子ＣをトＩレベル
にすると比較動作が行なわれなくなる。
第１２図は本発明の他の実施例であって、第１及び（又
は）第２のインバータのＰＭＯ８Ｔ及びＮＭ（ＪＳＴの
ソース側に電流制限用のトランジスタを挿入し、これら
のトランジスタのゲートをカレントミラー回路１０の出
力でバイアスする事により低電力化したものである。
は）第２のインバータのＰＭＯ８Ｔ及びＮＭ（ＪＳＴの
ソース側に電流制限用のトランジスタを挿入し、これら
のトランジスタのゲートをカレントミラー回路１０の出
力でバイアスする事により低電力化したものである。
以上述べた如く１本発明の電圧比較回路は構成が簡単で
あり、各トランジスタの関係が単純であるため種々の応
用に対して最適な設計が容易に行なえる他、電源電圧範
囲を越えるレベルでの比較も分圧せずに行なえるので感
度良く比較が行なえる。
あり、各トランジスタの関係が単純であるため種々の応
用に対して最適な設計が容易に行なえる他、電源電圧範
囲を越えるレベルでの比較も分圧せずに行なえるので感
度良く比較が行なえる。
なお上記説明中、第１のインバータのｌ） Ｍ ＯＳ
ｉ’トＮ Ｍ ＯＳ ｉ’のＧ、比と第２のインバータ
のそれとが等しいものとしたが、温度特性や電圧特性を
加味する意味で変えても良い。
ｉ’トＮ Ｍ ＯＳ ｉ’のＧ、比と第２のインバータ
のそれとが等しいものとしたが、温度特性や電圧特性を
加味する意味で変えても良い。
第１図は従来の電圧比較回路を示す回路図。
第２図は第１図に示す回路の伝達特性図。
第３図（ａ）および（ｂ）は従来の他の電圧比較回路を
示す回路図。 第４図は本発明の実施例を示す回路図。 第５図（ａ）、（ｂ）および第６図、第７図は、第４図
の回路の動作を説明するための特性図。 第８図（ａ）、（ｂ）、（Ｃ）および第９図〜第１２図
は本発明の他の実施例を示す回路図。 １ ・−・・・・ｍ ｌ Ｏ） Ｐ Ｍ Ｕ Ｓ ｉ’
、２ ・−−−−−８ＡＩノＮ Ｍ ＯＳ ’１’、３
−−・−・・第２ （７） Ｐ Ｍ ＯＳ ’ｌ” 。 ４・・・・・・第２のＮＭＯ８Ｔ。 ５・・・・・・論理回路。 第 Ｉ Ｉ！ｌ 第 ２ 図 （Ｇ） （ｂ） 第４１４ 第（１図 第７図 第 ８ 図 （ｂ） （Ｃ） 第 ９１゛４ ’ｊＳ １０ 図 （ａ） （ｂ） ＶＩＶ２ ＶＩ Ｖ２ 事 １１ 図 第 ＋２ ＩＩＩ
示す回路図。 第４図は本発明の実施例を示す回路図。 第５図（ａ）、（ｂ）および第６図、第７図は、第４図
の回路の動作を説明するための特性図。 第８図（ａ）、（ｂ）、（Ｃ）および第９図〜第１２図
は本発明の他の実施例を示す回路図。 １ ・−・・・・ｍ ｌ Ｏ） Ｐ Ｍ Ｕ Ｓ ｉ’
、２ ・−−−−−８ＡＩノＮ Ｍ ＯＳ ’１’、３
−−・−・・第２ （７） Ｐ Ｍ ＯＳ ’ｌ” 。 ４・・・・・・第２のＮＭＯ８Ｔ。 ５・・・・・・論理回路。 第 Ｉ Ｉ！ｌ 第 ２ 図 （Ｇ） （ｂ） 第４１４ 第（１図 第７図 第 ８ 図 （ｂ） （Ｃ） 第 ９１゛４ ’ｊＳ １０ 図 （ａ） （ｂ） ＶＩＶ２ ＶＩ Ｖ２ 事 １１ 図 第 ＋２ ＩＩＩ
Claims (1)
- 相補型ＭＯＳトランジスタで構成された第１及び第２の
インバータをイ１し、各インバータの一方の１）ｉｌｌ
の’ＩＩＬ源線は電源線接続手段により電源の一方の側
に接続し、各インバータの他Ｕ）一方の電源線は人力接
続手段により、それぞれ第１の電圧入力端及び第２の電
圧入力端１に接続し、前記第１σ）インバータの出力は
帰還手段により該第１のインバータの入力に接続すると
ともに、結合手段を介して前記第２のインバータの入力
に接続し、該第２のインバータの出力を電圧比較出力端
とした事を特徴とする電圧比較回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6098084A JPS60205264A (ja) | 1984-03-30 | 1984-03-30 | 電圧比較回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6098084A JPS60205264A (ja) | 1984-03-30 | 1984-03-30 | 電圧比較回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60205264A true JPS60205264A (ja) | 1985-10-16 |
Family
ID=13158081
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6098084A Pending JPS60205264A (ja) | 1984-03-30 | 1984-03-30 | 電圧比較回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60205264A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6312973A (ja) * | 1986-07-03 | 1988-01-20 | Nec Corp | 電池電圧検出回路 |
| JPS6488258A (en) * | 1987-09-30 | 1989-04-03 | Rohm Co Ltd | Comparator |
| JPH0634676A (ja) * | 1992-07-20 | 1994-02-10 | Yamaha Corp | 電源電圧検知回路および該回路を有する半導体集積回路 |
-
1984
- 1984-03-30 JP JP6098084A patent/JPS60205264A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6312973A (ja) * | 1986-07-03 | 1988-01-20 | Nec Corp | 電池電圧検出回路 |
| JPS6488258A (en) * | 1987-09-30 | 1989-04-03 | Rohm Co Ltd | Comparator |
| JPH0634676A (ja) * | 1992-07-20 | 1994-02-10 | Yamaha Corp | 電源電圧検知回路および該回路を有する半導体集積回路 |
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