JPS60205671A - たたみ込み演算回路 - Google Patents
たたみ込み演算回路Info
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- JPS60205671A JPS60205671A JP5945284A JP5945284A JPS60205671A JP S60205671 A JPS60205671 A JP S60205671A JP 5945284 A JP5945284 A JP 5945284A JP 5945284 A JP5945284 A JP 5945284A JP S60205671 A JPS60205671 A JP S60205671A
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- Japan
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- circuit
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
- H03H17/00—Networks using digital techniques
- H03H17/02—Frequency selective networks
- H03H17/0223—Computation saving measures; Accelerating measures
- H03H17/0238—Measures concerning the arithmetic used
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/544—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices for evaluating functions by calculation
- G06F7/5443—Sum of products
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、例えばデジタルフィルタ等のデジタル信号処
理システムに適用さ九るたたみ込み演算回路に関する。
理システムに適用さ九るたたみ込み演算回路に関する。
近時、音響機器の分野では可及的に高忠実度再生化を図
るために、ＰＣＭ（パルスコードモジ為し−ション）技
術を利用し九ＰＣＭレコーダやＤＡＤ（デジタルオーデ
ィオディスク）プレーヤ等のデジタル記録再生装置が普
及されつつある。そこでこのデジタル記録再生装置の基
本的な構成について第１図を参照して説明する。先ず、
大刀端子Ｉに供給された音声信号等のアナログ信号は、
ローパスフィルタ斡によって不要な高周波成分が除去さ
れ良後、サンプル・ホールド回路（２）に供給されて所
定のサンプリング周波数（例えば１）ＡＤプレーヤの場
合４４．１ＫＨｚ ）の周期間隔でサンプリングされる
。このサンプリングされたアナログ信号紘、ＶＤ（ａｎ
ａｌｏｇ ｔｏ ｄｉｇｉｔａｌ ）変換器（１４１に
よって量子化及び符号化されてデジタル信号に変換され
、デジタル処理回路（至）によってエラー訂正コード付
加及びデジタル変調の処理が施された後、テープやディ
スク等の記録媒体α０に記録される。そして、再生時に
記録媒体Ｑｅから城シ出される再生信号は、デジタル復
調処理回路αηによって復調及び記録媒体Ｕｔｔの欠陥
等によるエラーの鉱］正が施され元のデジタル信号に戻
される。このデジタル信号ｑ ｉ）／Ａ（ｄｉｇｉｔａ
ｌ ｔｏ ａｎａｌｏｇ ）変換器ｕｅによって階段状
のアナログ信号に変換された彼、ローパスフィルタ（６
）によルノイズとなる高調波成分を除去して連続的なア
ナログ信号つまり元の音声信号として出力端子（２）よ
シ取シ出されるようになっている。
るために、ＰＣＭ（パルスコードモジ為し−ション）技
術を利用し九ＰＣＭレコーダやＤＡＤ（デジタルオーデ
ィオディスク）プレーヤ等のデジタル記録再生装置が普
及されつつある。そこでこのデジタル記録再生装置の基
本的な構成について第１図を参照して説明する。先ず、
大刀端子Ｉに供給された音声信号等のアナログ信号は、
ローパスフィルタ斡によって不要な高周波成分が除去さ
れ良後、サンプル・ホールド回路（２）に供給されて所
定のサンプリング周波数（例えば１）ＡＤプレーヤの場
合４４．１ＫＨｚ ）の周期間隔でサンプリングされる
。このサンプリングされたアナログ信号紘、ＶＤ（ａｎ
ａｌｏｇ ｔｏ ｄｉｇｉｔａｌ ）変換器（１４１に
よって量子化及び符号化されてデジタル信号に変換され
、デジタル処理回路（至）によってエラー訂正コード付
加及びデジタル変調の処理が施された後、テープやディ
スク等の記録媒体α０に記録される。そして、再生時に
記録媒体Ｑｅから城シ出される再生信号は、デジタル復
調処理回路αηによって復調及び記録媒体Ｕｔｔの欠陥
等によるエラーの鉱］正が施され元のデジタル信号に戻
される。このデジタル信号ｑ ｉ）／Ａ（ｄｉｇｉｔａ
ｌ ｔｏ ａｎａｌｏｇ ）変換器ｕｅによって階段状
のアナログ信号に変換された彼、ローパスフィルタ（６
）によルノイズとなる高調波成分を除去して連続的なア
ナログ信号つまり元の音声信号として出力端子（２）よ
シ取シ出されるようになっている。
ところで、上記のようなデジタル記録再生装置は、アナ
ログ信号をサンプリングして再び元に戻すと、原イＨ号
に含まれる周波数成分にサンプリング周波数を中心とし
て折返される高調波成分が発生し、結果として原信号の
帯域上限付近に誦調波が分布することになるため、これ
を取り除く必要からローパスフィルタ四に急峻なフィル
タ特性を持たせている。しかるに、 Ａ／Ｄ変換器αゆ
の後段あるいはＤ／Ａ変換器四の前段に第１図中点線で
示したデジタルフィルタ（２）を介伏させ、デジタル信
号の段階で上記高調波成分を取シ除くようにすれば、ロ
ーパスフィルタ０のフィルタ特性を軽減することができ
る。その際、デジタルフィルタ９すにおいては入力信号
のサンプリング周波数を数倍あるいれ数分の一倍にする
ような操作がなされる。
ログ信号をサンプリングして再び元に戻すと、原イＨ号
に含まれる周波数成分にサンプリング周波数を中心とし
て折返される高調波成分が発生し、結果として原信号の
帯域上限付近に誦調波が分布することになるため、これ
を取り除く必要からローパスフィルタ四に急峻なフィル
タ特性を持たせている。しかるに、 Ａ／Ｄ変換器αゆ
の後段あるいはＤ／Ａ変換器四の前段に第１図中点線で
示したデジタルフィルタ（２）を介伏させ、デジタル信
号の段階で上記高調波成分を取シ除くようにすれば、ロ
ーパスフィルタ０のフィルタ特性を軽減することができ
る。その際、デジタルフィルタ９すにおいては入力信号
のサンプリング周波数を数倍あるいれ数分の一倍にする
ような操作がなされる。
ここで、上記のデジタルフィルタｅυについて説明する
。通常、デジタルフィルタは、入力系列（ｘｎ）とフィ
ルタ特性となるインパルス応答列（ｈｉ ）（”’Ｏｓ
Ｌ Ｌ・・・・・・、ｍ）との有限のたたみ込み演算
によって出力系列（ｙｎ）を得るものである。そこ二従
来では第２図に示すように、入力系列（ｘｎ）をＦＦＴ
（高速７−リエ変換器）６つによって周波数領域に変
換しｘｎ とし、これとインパルス応答列・（ｈｉ）の
周波数特性Ｈ（ロ）との積Ｙｎ を乗算器に）によって
計算し、しかる後ＩＦＦＴ （高速フーリエ逆変換器）
＆ｌによって時間領域の出力系列（Ｙｎ）を得るもので
あった。この方法は、時間領域において離散的な入力系
列（ｘｎ）とインパルス応答列（ｈりを直接たたみ込む
方法よシも演算速度が速くなるため、処理可能な入力信
号の帯域を広げることができる。
。通常、デジタルフィルタは、入力系列（ｘｎ）とフィ
ルタ特性となるインパルス応答列（ｈｉ ）（”’Ｏｓ
Ｌ Ｌ・・・・・・、ｍ）との有限のたたみ込み演算
によって出力系列（ｙｎ）を得るものである。そこ二従
来では第２図に示すように、入力系列（ｘｎ）をＦＦＴ
（高速７−リエ変換器）６つによって周波数領域に変
換しｘｎ とし、これとインパルス応答列・（ｈｉ）の
周波数特性Ｈ（ロ）との積Ｙｎ を乗算器に）によって
計算し、しかる後ＩＦＦＴ （高速フーリエ逆変換器）
＆ｌによって時間領域の出力系列（Ｙｎ）を得るもので
あった。この方法は、時間領域において離散的な入力系
列（ｘｎ）とインパルス応答列（ｈりを直接たたみ込む
方法よシも演算速度が速くなるため、処理可能な入力信
号の帯域を広げることができる。
しかしながら、この方法を用いてデジタルフィルタを設
計した場合、ＦＦＴ及びＩ Ｆｌ”Ｉｆ’に専用の）・
−ドウェアが必要なため回路構成が大きくなり、しかも
コストの面でもかなシ割高になる。従って、このような
デジタルフィルタを前述のデジタル記録再生装置に用い
ることは実際上不利な点が多い。
計した場合、ＦＦＴ及びＩ Ｆｌ”Ｉｆ’に専用の）・
−ドウェアが必要なため回路構成が大きくなり、しかも
コストの面でもかなシ割高になる。従って、このような
デジタルフィルタを前述のデジタル記録再生装置に用い
ることは実際上不利な点が多い。
なお、上記の時間領域におけるたたみ込み演算の方法と
は、従来、入力系列（ｘｎ）の各入力信号を複数の遅延
素子を用いて順次遅延させ、これら遅延された入力信号
とインパルス応答列１ｈ１）の各係数データを複数の乗
算器によって同時に乗算し、その値を加算するものであ
るが、この方法では必要とする遅延素子及び乗算器の数
が膨大になる。また、仮に上記の乗算器を時分割で使用
すると今度は演算速度が遅くなるという問題点がある。
は、従来、入力系列（ｘｎ）の各入力信号を複数の遅延
素子を用いて順次遅延させ、これら遅延された入力信号
とインパルス応答列１ｈ１）の各係数データを複数の乗
算器によって同時に乗算し、その値を加算するものであ
るが、この方法では必要とする遅延素子及び乗算器の数
が膨大になる。また、仮に上記の乗算器を時分割で使用
すると今度は演算速度が遅くなるという問題点がある。
このよ５′ｉ＆ことから、前述のデジタル記録再生装置
に使用され充分な機能を果すデジタルフィルタ社実現さ
れておらず、簡単な構成で且つ高速処理が可能なたたみ
込み演算回路を開発することが望まれていた。を九、た
たみ込み演算回路をデジタルフィルタとして使用する場
合は、インパルス応答列となる係数列を所望するフィル
タ特性に合わせて自由に設定できるため、使用目的ある
いは好みに応じて多様的に活用できることが理想的であ
る。
に使用され充分な機能を果すデジタルフィルタ社実現さ
れておらず、簡単な構成で且つ高速処理が可能なたたみ
込み演算回路を開発することが望まれていた。を九、た
たみ込み演算回路をデジタルフィルタとして使用する場
合は、インパルス応答列となる係数列を所望するフィル
タ特性に合わせて自由に設定できるため、使用目的ある
いは好みに応じて多様的に活用できることが理想的であ
る。
本発明は上記のような点を考慮してなされたもので、時
間領域において良好なたたみ込み操作をなすと共に多様
的に使用できるたたみ込み演算回路を提供することを目
的とする。
間領域において良好なたたみ込み操作をなすと共に多様
的に使用できるたたみ込み演算回路を提供することを目
的とする。
〔発明の概要〕
本発明のたたみ込み演算回路は、共にデジタル化された
係数データ列と被乗数デ二り列を乗算゛し加算する累積
加算手段と、この累積加算手段に供給される被乗数デー
タ列を格納する第１の記憶手段と、この第１の記憶手段
に被乗数データとなる入力データを導入する入力手段と
、前記第１の記憶手段のアドレス指定をなす第１のカウ
ント手段と、前記累積加算手段に供給される係数データ
列を複数組格納した第２の記憶手段と、この第２の記憶
手段のアドレス指定をなす第２のカウント手段と、前記
第２の記憶手段に格納された複数組の係数データ列から
前記累積加算手段に供給する係数データ列を選択する選
択手段とを備えたことを特徴とするものである。
係数データ列と被乗数デ二り列を乗算゛し加算する累積
加算手段と、この累積加算手段に供給される被乗数デー
タ列を格納する第１の記憶手段と、この第１の記憶手段
に被乗数データとなる入力データを導入する入力手段と
、前記第１の記憶手段のアドレス指定をなす第１のカウ
ント手段と、前記累積加算手段に供給される係数データ
列を複数組格納した第２の記憶手段と、この第２の記憶
手段のアドレス指定をなす第２のカウント手段と、前記
第２の記憶手段に格納された複数組の係数データ列から
前記累積加算手段に供給する係数データ列を選択する選
択手段とを備えたことを特徴とするものである。
本発明の実施例について、以下図面を参照して説明する
。
。
先ず、第３図は本発明のたたみ込み演算回路に係る一実
施例の回路構成を示すものである。図中、乗算器及び加
算器からなる累積加算器＠めの一方の入力端子（ＩｈＬ
８Ｂ〜ＩｈＭｓｎ）は、後述するＲＯＭ選択回路に）を
介して、それぞれ独自の係数データ列ｈ（ｎ）を格納し
た第１几ＯＭ＠３及び第２ ＲＯＭｇ４に並列に接続さ
れており、これらのアドレス入力端子（ＡＤ。
施例の回路構成を示すものである。図中、乗算器及び加
算器からなる累積加算器＠めの一方の入力端子（ＩｈＬ
８Ｂ〜ＩｈＭｓｎ）は、後述するＲＯＭ選択回路に）を
介して、それぞれ独自の係数データ列ｈ（ｎ）を格納し
た第１几ＯＭ＠３及び第２ ＲＯＭｇ４に並列に接続さ
れており、これらのアドレス入力端子（ＡＤ。
〜ＡＤ３）は１６進の同期式カウンタであるＲＯＭアド
レスカウンタ四の出力端子（００〜θ５）Ｉｃ接続され
ている。また、累積加算器（ロ）の他方の入力端子（Ｉ
ＸＬ８Ｂ〜ＩＸＭ８Ｂ ）は、外部装置よシ供給される
入力データをその各ピッ） （ＸＬ８ｊｌ−ＸＭ８Ｂ
）に対応して並列に配置された複数個のトライステート
バッファ曽を介して所定のタイミングで取υ入れると共
に、このトライステートバッファ曽がハイインピーダン
ス状態のときは前段までの入力データを格納したＲＡＭ
ｖ）の入／出力端子（しＯＬｓ ｎ−ｌ１０Ｍ５Ｂ）よ
）被乗数データ列Ｘ（す（すなわち入力データ列）を入
力することになる。そして、ＲＡＭ劫のアドレス信号は
同期式のＲＡＭアドレスカウンタに）によって生成され
、このＲＡＭアドレスカウンタ（財）のカウント動作は
ＲＡＭコントロール回路輔によってコントロールされて
いる。なお、このＲＡＭコントロール回路に）はＲ，Ａ
Ｍに）の動作をＲＯＭアドレスカウンタに）の出力に応
じて制御するものであシ、ＲＡＭアドレスカウンターの
コントロール信号と、ＲＡＭ（ｅ）の作用モード及びト
ライステートバッファに）の動作を切り換えるためのＲ
／Ｗ信号を生成する。
レスカウンタ四の出力端子（００〜θ５）Ｉｃ接続され
ている。また、累積加算器（ロ）の他方の入力端子（Ｉ
ＸＬ８Ｂ〜ＩＸＭ８Ｂ ）は、外部装置よシ供給される
入力データをその各ピッ） （ＸＬ８ｊｌ−ＸＭ８Ｂ
）に対応して並列に配置された複数個のトライステート
バッファ曽を介して所定のタイミングで取υ入れると共
に、このトライステートバッファ曽がハイインピーダン
ス状態のときは前段までの入力データを格納したＲＡＭ
ｖ）の入／出力端子（しＯＬｓ ｎ−ｌ１０Ｍ５Ｂ）よ
）被乗数データ列Ｘ（す（すなわち入力データ列）を入
力することになる。そして、ＲＡＭ劫のアドレス信号は
同期式のＲＡＭアドレスカウンタに）によって生成され
、このＲＡＭアドレスカウンタ（財）のカウント動作は
ＲＡＭコントロール回路輔によってコントロールされて
いる。なお、このＲＡＭコントロール回路に）はＲ，Ａ
Ｍに）の動作をＲＯＭアドレスカウンタに）の出力に応
じて制御するものであシ、ＲＡＭアドレスカウンターの
コントロール信号と、ＲＡＭ（ｅ）の作用モード及びト
ライステートバッファに）の動作を切り換えるためのＲ
／Ｗ信号を生成する。
ζこで、ＲＯＭ選択回路に）は、第１ ＲＯＭｇ３及び
第２ ＲＯＭｇ４のうち一方の出力のみを累積加算器（
６）に供給するものでアシ、その選択をＵ／Ｄ信号によ
って行う、すなわち、Ｕ／Ｄ信号をｒＨＪレベルにする
と、第２几ＯＭ＠ ｉｌＱのトライステート出力はノ・
イインピーダンス状態とな勺、第１ ＲＯＭｇの出力が
累積加算器＠υに供給される。また、 Ｕ／Ｄ信号をｒ
Ｌ」レベルにした場合は、逆に第２ＲＯＪ４の出力が累
積加算器＠ｐに供給されることになる。従って、第１
ＲＯＭ１ｉ１９と第２ ＲＯＭｇ４には異なる特性を有
する係数データ列を格納しておき、所鎧によシこれらを
切り換えれば、１つ回路で２つの機能を満足できること
になる。
第２ ＲＯＭｇ４のうち一方の出力のみを累積加算器（
６）に供給するものでアシ、その選択をＵ／Ｄ信号によ
って行う、すなわち、Ｕ／Ｄ信号をｒＨＪレベルにする
と、第２几ＯＭ＠ ｉｌＱのトライステート出力はノ・
イインピーダンス状態とな勺、第１ ＲＯＭｇの出力が
累積加算器＠υに供給される。また、 Ｕ／Ｄ信号をｒ
Ｌ」レベルにした場合は、逆に第２ＲＯＪ４の出力が累
積加算器＠ｐに供給されることになる。従って、第１
ＲＯＭ１ｉ１９と第２ ＲＯＭｇ４には異なる特性を有
する係数データ列を格納しておき、所鎧によシこれらを
切り換えれば、１つ回路で２つの機能を満足できること
になる。
次に、この実施例の動作について第４図を参照して具体
的に説明する。そこで、第１１（，０Ｍ１ｌ１３にはサ
ンプリング周波数を４倍にするための１６個の係数デー
タｈ（０）〜ｈ（ト）が格納されてお、９、Ｕ／Ｄ信号
がｒＨＪレベルとなってこの第１ ＲＯＭｖＬ３が使用
されたとする。なお、第４図においてＲ／Ｗ信号がｒＨ
Ｊレベルのとき杜入力データが累積加算器（ロ）及びＲ
ＡＭ（ｅ）に供給され、「Ｌ」レベルのときは、ＲＡＭ
＠７）が読み出しモードとなる。また、ＲＡＭ出力出力
す（図中ｔで表わす）はＲＡＭアドレスに従ってＲＡＭ
ｖ）から出力される被乗数データを示し、 ＲＯＭ出力
出力（ｎ） （図中ユで表わす）はＲＯＭアドレスに従
って第１ ＲＯＭｇ３から出力される係数データを示ｔ
そシテ、Ｃ０ＮＶ、０ＵＴ（タタミ込１１力） ｙ（ｋ
）ハ％積加算器（６）においてＲＡＭ出力出力りとＲＯ
Ｍ出力出力（ｎ）を累積加算した結果得られる出力であ
る。−九だしＲＡＭ＠７）が書き込みモードのときはＲ
ＡＭ出力に化９入カデータが直接演算に使用される。
的に説明する。そこで、第１１（，０Ｍ１ｌ１３にはサ
ンプリング周波数を４倍にするための１６個の係数デー
タｈ（０）〜ｈ（ト）が格納されてお、９、Ｕ／Ｄ信号
がｒＨＪレベルとなってこの第１ ＲＯＭｖＬ３が使用
されたとする。なお、第４図においてＲ／Ｗ信号がｒＨ
Ｊレベルのとき杜入力データが累積加算器（ロ）及びＲ
ＡＭ（ｅ）に供給され、「Ｌ」レベルのときは、ＲＡＭ
＠７）が読み出しモードとなる。また、ＲＡＭ出力出力
す（図中ｔで表わす）はＲＡＭアドレスに従ってＲＡＭ
ｖ）から出力される被乗数データを示し、 ＲＯＭ出力
出力（ｎ） （図中ユで表わす）はＲＯＭアドレスに従
って第１ ＲＯＭｇ３から出力される係数データを示ｔ
そシテ、Ｃ０ＮＶ、０ＵＴ（タタミ込１１力） ｙ（ｋ
）ハ％積加算器（６）においてＲＡＭ出力出力りとＲＯ
Ｍ出力出力（ｎ）を累積加算した結果得られる出力であ
る。−九だしＲＡＭ＠７）が書き込みモードのときはＲ
ＡＭ出力に化９入カデータが直接演算に使用される。
そこで、第４図に示したようなタイミングでなされるた
たみ込み演算は、次式の ｙ（４ｊ） −Σ ｘ（ｊ−Ｐ） ｈ （４Ｆ）２日０ Ｙ（４ｊ＋１）−ｒ： ｘ（ｊ−ｐ）ｈ（４ｐ＋ｘ）Ｐ
＝Ｏ ｙ（４ｊ＋２）−Σ ｘ（ｊ−ｐ）ｈ （４Ｐ＋２）Ｐ
票Ｏ ）’（４ｊ＋３）、、 Ｊ Ｘ（ｊ−Ｐ）ｈ（４Ｆ＋３
）ト→ で定義されるものでＴｏυ、入力信号を１サンプル分取
シ入れる毎に上式の４つのたたみ込み演算が実行される
。すなわち、Ｃ０ＮＶ 、ＯＵＴ ｙ（ｋ）はＹＱａ−
ｘｔａ）ｈｔｔ）＋（２）ｈ（ａ）＋ Ｘ（Ｌ）１１（
９）＋ Ｘ（０）ｈｏａとなる。なお、細かい動作につ
いては第４図により確認できるため説明を省略する。
たみ込み演算は、次式の ｙ（４ｊ） −Σ ｘ（ｊ−Ｐ） ｈ （４Ｆ）２日０ Ｙ（４ｊ＋１）−ｒ： ｘ（ｊ−ｐ）ｈ（４ｐ＋ｘ）Ｐ
＝Ｏ ｙ（４ｊ＋２）−Σ ｘ（ｊ−ｐ）ｈ （４Ｐ＋２）Ｐ
票Ｏ ）’（４ｊ＋３）、、 Ｊ Ｘ（ｊ−Ｐ）ｈ（４Ｆ＋３
）ト→ で定義されるものでＴｏυ、入力信号を１サンプル分取
シ入れる毎に上式の４つのたたみ込み演算が実行される
。すなわち、Ｃ０ＮＶ 、ＯＵＴ ｙ（ｋ）はＹＱａ−
ｘｔａ）ｈｔｔ）＋（２）ｈ（ａ）＋ Ｘ（Ｌ）１１（
９）＋ Ｘ（０）ｈｏａとなる。なお、細かい動作につ
いては第４図により確認できるため説明を省略する。
以上のようにこの実施例のたたみ込み演算回路は、時間
領域のたたみ込み操作を簡単な構成で実現したものであ
り、しかも第１几ＯＭ＆ｌ及び第２ＲＯＭ＠４を選択的
に使用することによシ用途あるいは好みによりたたみ込
み操作を切シ換えることができるものである。例えば、
第２ ＲＯＭ＠４にサンプリング周波数をμ倍にすると
きの係数データ列を格納すれば２つの機能の関連性はよ
シ強くなるμまた、動作を変えずに音声信号等の特性の
みを変えるように係数データ列を設定すれば好みによっ
て選択することができるようになる。
領域のたたみ込み操作を簡単な構成で実現したものであ
り、しかも第１几ＯＭ＆ｌ及び第２ＲＯＭ＠４を選択的
に使用することによシ用途あるいは好みによりたたみ込
み操作を切シ換えることができるものである。例えば、
第２ ＲＯＭ＠４にサンプリング周波数をμ倍にすると
きの係数データ列を格納すれば２つの機能の関連性はよ
シ強くなるμまた、動作を変えずに音声信号等の特性の
みを変えるように係数データ列を設定すれば好みによっ
て選択することができるようになる。
なお、本発明は上記の実施例に限定されず、様々な変化
や応用が可能である。例えば、ＲＯＭを選択するための
回路をアドレス入力側に設けることも考えられるし、用
意する係数データ列（ＲＯＭ辺数も自由に設定できるも
のでるる。
や応用が可能である。例えば、ＲＯＭを選択するための
回路をアドレス入力側に設けることも考えられるし、用
意する係数データ列（ＲＯＭ辺数も自由に設定できるも
のでるる。
本発明状以上説明したように、時間領域において良好な
たたみ込み操作をなすと共に多様的に使用可能□なたた
み込み演算回路を提供できるものである。
たたみ込み操作をなすと共に多様的に使用可能□なたた
み込み演算回路を提供できるものである。
第１図はデジタル記録再生装置の基本的な構成を示すブ
ロック図、第２図は従来のたたみ込み演算回路の基本的
な構成を示すブロック図、第３図は本発明のたたみ込み
演算回路に係る一実施例を示す回路構成図、第４図は同
実施例の動作を説明するためのタイミングチャートであ
る。 ４１・・・・・・累積加算器、４２・・・・・・）ＬＯ
Ｍ選択回路、４３・・・・・・第ｌＲＯＭ、４４・・・
・・・第２ＲＯＭ、４５・・・・・・ＲＯＭアドレスカ
ウンタ、４７・・・・・・ＲＡＭ、４８・・・・・・Ｒ
ＡＭアドレスカウンタ。 代理人 弁理士 則 近 憲 佑 （１ｍか１名）第１
図 第２図 第３図
ロック図、第２図は従来のたたみ込み演算回路の基本的
な構成を示すブロック図、第３図は本発明のたたみ込み
演算回路に係る一実施例を示す回路構成図、第４図は同
実施例の動作を説明するためのタイミングチャートであ
る。 ４１・・・・・・累積加算器、４２・・・・・・）ＬＯ
Ｍ選択回路、４３・・・・・・第ｌＲＯＭ、４４・・・
・・・第２ＲＯＭ、４５・・・・・・ＲＯＭアドレスカ
ウンタ、４７・・・・・・ＲＡＭ、４８・・・・・・Ｒ
ＡＭアドレスカウンタ。 代理人 弁理士 則 近 憲 佑 （１ｍか１名）第１
図 第２図 第３図
Claims (1)
- 共にデジタル化された係数データ列と被乗数データ列を
乗算し加算する累積加算手段と、この累積加算手段に供
給される被乗数データ列を格納する第１の記憶手段と、
この第１の記憶手段に被乗数データとなる入力データを
導入する入力手段と、前記ＪＩＩｌの記憶手段のアドレ
ス指定をなす第１のカウント手段と、前記累積加算手段
に供給される係数データ列を複数組格納した第２の記憶
手段と、この第２の記憶手段のアドレス指定をなす第２
のカウント手段と、前記第２の記憶手段に格納された複
数組の係数データ列から前記累積加算手段に
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5945284A JPS60205671A (ja) | 1984-03-29 | 1984-03-29 | たたみ込み演算回路 |
| DE19853586692 DE3586692T2 (de) | 1984-03-29 | 1985-03-28 | Arithmetische konvolutionsschaltung fuer digitale signalverarbeitung. |
| US06/716,950 US4727505A (en) | 1984-03-29 | 1985-03-28 | Convolution arithmetic circuit for digital signal processing |
| EP19850302161 EP0156648B1 (en) | 1984-03-29 | 1985-03-28 | Convolution arithmetic circuit for digital signal processing |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5945284A JPS60205671A (ja) | 1984-03-29 | 1984-03-29 | たたみ込み演算回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60205671A true JPS60205671A (ja) | 1985-10-17 |
Family
ID=13113699
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5945284A Pending JPS60205671A (ja) | 1984-03-29 | 1984-03-29 | たたみ込み演算回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60205671A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6442623U (ja) * | 1987-09-09 | 1989-03-14 | ||
| JP2002080311A (ja) * | 2000-07-06 | 2002-03-19 | Sumitomo Chem Co Ltd | 害虫防除剤組成物 |
-
1984
- 1984-03-29 JP JP5945284A patent/JPS60205671A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6442623U (ja) * | 1987-09-09 | 1989-03-14 | ||
| JP2002080311A (ja) * | 2000-07-06 | 2002-03-19 | Sumitomo Chem Co Ltd | 害虫防除剤組成物 |
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