JPS60205897A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPS60205897A JPS60205897A JP59062729A JP6272984A JPS60205897A JP S60205897 A JPS60205897 A JP S60205897A JP 59062729 A JP59062729 A JP 59062729A JP 6272984 A JP6272984 A JP 6272984A JP S60205897 A JPS60205897 A JP S60205897A
- Authority
- JP
- Japan
- Prior art keywords
- blocks
- memory array
- signal
- defective
- activation signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の技術分野］
この発明は、メモリアレイを複数ブロックに分割して消
費電力低減を図った半導体記憶装置に関する。
費電力低減を図った半導体記憶装置に関する。
［発明の技術的背景とその問題点］
近年半導採集積回路（ＩＣ）の発展は目ざましく、特に
メモリの分野での進展はすばらしいものがある。最も集
積化が進んでいるのは、ダイナミックＲＡＭの分野であ
り、現在２５６にビットＭＯＳダイナミックＲＡＭが商
品化されつつある。
メモリの分野での進展はすばらしいものがある。最も集
積化が進んでいるのは、ダイナミックＲＡＭの分野であ
り、現在２５６にビットＭＯＳダイナミックＲＡＭが商
品化されつつある。
さらに１Ｍビット、４Ｍビットと、そのメモリ蜆模が増
大していくことは疑いないことである。
大していくことは疑いないことである。
工場ではＩＣの一゛定期間の動作試験を行い、不良とな
るものを除き良品のみをユーザーに提供することが行な
われている。これは、一般に製品の故障率が第１図に示
すような経時変化を示すためである。即ち動作初期に最
も故障が多く発生し、し、長期使用後には各部の疲労に
よる故゛障率の増大が見られる。そこで、初期不良期間
を動作試験期間とし動作中にすぐに不良となるものを除
いてから良品のみを出荷すれば、非常に故障率の低い製
品をユーザーに提供することができる。従来の製品、た
とえば６４ｋｂｉｔダイナミックＲＡＭであれば、この
初期不良を起す期間の試験を行うのに要する時間は数１
０時間もあれば十分であり、２〜３日間の試験で、初期
不良のチェックを行うことが可能である。この動作試験
では、不良が発生しやすいように実使用の電源電圧より
高い電圧、温度で行なわれるが、それでも、数１０時間
の時間が必−である。６４にダイナミックＲＡＭでは、
リフレッシュサイクルが１２８サイクルですべてのメモ
リセルのリフレッシュを行うことができるが、２５６に
ダイナミックＲＡＭでは２５６リフレツシユサイクルが
主流であり、２倍のサイクルでリフレッシュされる。こ
の場合、メモリセルがアクセスされる確率も１／２と５
なり、動作時にメモリセルに電圧が印加される時間が１
２８リフレツシユサイクルに対して１／２となるため、
初期不良発生期間が６４にダイナミックＲＡＭに比べ長
くなる。従来、初期不良発生期間が数１０時間内であっ
たものが、１００時間を超えるようになってくる。１Ｍ
ビットのダイナミックＲＡＭではさらに２倍のリフレッ
シュサイクル、５１２リフレツシユサイクルが主流とな
れば、初期不良発生期間が２倍となり、動作試験だけで
数日から数週間を必要とし、試験に要するコストが増大
し、在庫期間の増大から、市場への対応が遅れるなどの
問題が発生する。
るものを除き良品のみをユーザーに提供することが行な
われている。これは、一般に製品の故障率が第１図に示
すような経時変化を示すためである。即ち動作初期に最
も故障が多く発生し、し、長期使用後には各部の疲労に
よる故゛障率の増大が見られる。そこで、初期不良期間
を動作試験期間とし動作中にすぐに不良となるものを除
いてから良品のみを出荷すれば、非常に故障率の低い製
品をユーザーに提供することができる。従来の製品、た
とえば６４ｋｂｉｔダイナミックＲＡＭであれば、この
初期不良を起す期間の試験を行うのに要する時間は数１
０時間もあれば十分であり、２〜３日間の試験で、初期
不良のチェックを行うことが可能である。この動作試験
では、不良が発生しやすいように実使用の電源電圧より
高い電圧、温度で行なわれるが、それでも、数１０時間
の時間が必−である。６４にダイナミックＲＡＭでは、
リフレッシュサイクルが１２８サイクルですべてのメモ
リセルのリフレッシュを行うことができるが、２５６に
ダイナミックＲＡＭでは２５６リフレツシユサイクルが
主流であり、２倍のサイクルでリフレッシュされる。こ
の場合、メモリセルがアクセスされる確率も１／２と５
なり、動作時にメモリセルに電圧が印加される時間が１
２８リフレツシユサイクルに対して１／２となるため、
初期不良発生期間が６４にダイナミックＲＡＭに比べ長
くなる。従来、初期不良発生期間が数１０時間内であっ
たものが、１００時間を超えるようになってくる。１Ｍ
ビットのダイナミックＲＡＭではさらに２倍のリフレッ
シュサイクル、５１２リフレツシユサイクルが主流とな
れば、初期不良発生期間が２倍となり、動作試験だけで
数日から数週間を必要とし、試験に要するコストが増大
し、在庫期間の増大から、市場への対応が遅れるなどの
問題が発生する。
そこで、動作試験時には、なるべく短期間で初期不良発
生期間が通過できるような工夫が必要となってくる。
生期間が通過できるような工夫が必要となってくる。
［発明の目的］
この発明は上記した点に鑑みてなされたもので、動作試
験時に、短期間で初期不良を発生させ、不良品を選別で
きる回路方式を持った半導体、記憶装置を提供すること
を目的とする。
験時に、短期間で初期不良を発生させ、不良品を選別で
きる回路方式を持った半導体、記憶装置を提供すること
を目的とする。
［発明の概要］
本発明は、大規模化した場合の消費電流を低減させる目
的から、半導体記憶装置の基本構成として、メモリアレ
イを複数のブロックに分割して、外部アドレス入力によ
って任意の一つのブロックを選択して書込み、読出し動
作を行う方式を採用する。そして本発明は、このような
記憶装置において、出荷前の動作試験時には複数のブロ
ックのうち二つ以上を同時に活性化して動作させる手段
を備え、短期間に初期不良を選別できるようにしたこと
を特徴とするものである。
的から、半導体記憶装置の基本構成として、メモリアレ
イを複数のブロックに分割して、外部アドレス入力によ
って任意の一つのブロックを選択して書込み、読出し動
作を行う方式を採用する。そして本発明は、このような
記憶装置において、出荷前の動作試験時には複数のブロ
ックのうち二つ以上を同時に活性化して動作させる手段
を備え、短期間に初期不良を選別できるようにしたこと
を特徴とするものである。
［発明の効果］
本発明によれば、初期不良発生に必要な動作試験期間、
即ち製品の不良品をスクリーニングする期間を短くする
ことが可能であり、従ってまた試験に必要なコストの低
減および生産から出荷までに要する期間の短縮が図られ
、ユーザーのニーズにすぐに対応できるという利点が得
られる。また、機能チェックに必要な時間も短縮するこ
とが可能＼ である。
即ち製品の不良品をスクリーニングする期間を短くする
ことが可能であり、従ってまた試験に必要なコストの低
減および生産から出荷までに要する期間の短縮が図られ
、ユーザーのニーズにすぐに対応できるという利点が得
られる。また、機能チェックに必要な時間も短縮するこ
とが可能＼ である。
［発明の実施例］
以下に図面を用いて本発明の詳細な説明する。
第２図は一実施例のＭＯＳダイナミックＲＡ Ｍの要部
構成を示す。この実施例では、メモリアレイは二つのブ
ロック１１．１２に分割されて集積形成されている。各
メモリアレイブロック１１゜１２は、周知のメモリセル
配列およびセンスアンプ群を含み、それぞれを制御する
ためにロウデコーダ２１，２２、コントロール回路３ｓ
、３２が設けられている。４はアドレスバッファであ
り、外部アドレス入力に応じてメモリアレイ選択用内部
アドレス信号を発生する。５は、メモリアレイブロック
１１．１２を択一的に選択駆動するための活性化信号φ
０を、内部アドレス信号Ａｏ 。
構成を示す。この実施例では、メモリアレイは二つのブ
ロック１１．１２に分割されて集積形成されている。各
メモリアレイブロック１１゜１２は、周知のメモリセル
配列およびセンスアンプ群を含み、それぞれを制御する
ためにロウデコーダ２１，２２、コントロール回路３ｓ
、３２が設けられている。４はアドレスバッファであ
り、外部アドレス入力に応じてメモリアレイ選択用内部
アドレス信号を発生する。５は、メモリアレイブロック
１１．１２を択一的に選択駆動するための活性化信号φ
０を、内部アドレス信号Ａｏ 。
Ａｏによって分配するための分配回路である。通常動作
時には、Ａａ 、Ａｎの一方が′１″、他方が°“ＯＮ
であり、これにより活性化信号φ０は、ロウデコーダ２
１、コントロール回路３１側またはロウデコーダ２２、
コントロール回路３．２側のい−ずれかニ゛方にのみ供
給されるようになっている。
時には、Ａａ 、Ａｎの一方が′１″、他方が°“ＯＮ
であり、これにより活性化信号φ０は、ロウデコーダ２
１、コントロール回路３１側またはロウデコーダ２２、
コントロール回路３．２側のい−ずれかニ゛方にのみ供
給されるようになっている。
アドレスバッファ４には、外部信号入力６ビンからアド
レス入力とは別に外部制御信号ｖＴが入力される。この
制御信号ｖ丁が入力されるとアドレスバッファ４の出力
Ａｎ 、Ａｎが同時に“０”になるように制御され、こ
の結果、活性化信号分配回路５は、活性化信号φ０をメ
モリアレイブロック１１．１２の両方の制御回路部に供
給するようになっている。
レス入力とは別に外部制御信号ｖＴが入力される。この
制御信号ｖ丁が入力されるとアドレスバッファ４の出力
Ａｎ 、Ａｎが同時に“０”になるように制御され、こ
の結果、活性化信号分配回路５は、活性化信号φ０をメ
モリアレイブロック１１．１２の両方の制御回路部に供
給するようになっている。
各部の具体的な回路例を第３図〜第５図を用いて説明す
る。第３図はエンハンスメント形のＭＯ８Ｔｒを用いて
構成したダイナミック形アドレスバッファ４の１例であ
り、クロックφ１〜φ３によって参照電圧Ｖ ｒｅｆに
対して外部アドレス入力信号を比較することにより、Ａ
ｏ 、Ａｏの出力を出す。この動作タイミングは第６図
に示す通りである。φｐはプリチャージ用クロックであ
る。ここで、このアドレスバッファの出力段およびその
前段に、短絡用ＭＯＳトランジスタＱｌ 、 Ｑ２ 。
る。第３図はエンハンスメント形のＭＯ８Ｔｒを用いて
構成したダイナミック形アドレスバッファ４の１例であ
り、クロックφ１〜φ３によって参照電圧Ｖ ｒｅｆに
対して外部アドレス入力信号を比較することにより、Ａ
ｏ 、Ａｏの出力を出す。この動作タイミングは第６図
に示す通りである。φｐはプリチャージ用クロックであ
る。ここで、このアドレスバッファの出力段およびその
前段に、短絡用ＭＯＳトランジスタＱｌ 、 Ｑ２ 。
Ｑ３ 、Ｑ４を設けている点が通常と異なる。これらの
トランジスタ０１〜Ｑ４のゲートにはＭＯＳトランジス
タＱ５ 、Ｑｓを介してプリチャージ信号φｐと逆相の
信号φｐが選択的に供給されるようになっている。この
ＭＯＳトランジスタＱｓ 。
トランジスタ０１〜Ｑ４のゲートにはＭＯＳトランジス
タＱ５ 、Ｑｓを介してプリチャージ信号φｐと逆相の
信号φｐが選択的に供給されるようになっている。この
ＭＯＳトランジスタＱｓ 。
Ｑｓのゲートを制御するのが、前述の外部制御信号ｖＴ
である。即ち、１４／、が高レベルであれば、出力Ａｏ
、Ａｎは共にＯ“′となり、ψＴが低レベルのときに
アドレス入力に応じてＡｏ 、／’ｌが１１１１Ｉ、“
０”となる。
である。即ち、１４／、が高レベルであれば、出力Ａｏ
、Ａｎは共にＯ“′となり、ψＴが低レベルのときに
アドレス入力に応じてＡｏ 、／’ｌが１１１１Ｉ、“
０”となる。
第６図では、試験動作時の信号状態を破線で示しである
。
。
第４図は分配回路５の具体例である。０７〜Ｑ１４は全
てＥタイプＭＯＳトランジスタであり、プリチャージ用
クロックφｐが高レベルになった後、内部アドレス信号
ＡＯ、Ａｎの一方が“１″、他方が１１０１＋となる通
常動作時には、ＭＯＳトランジスタＱ７ 、Ｑｅのいず
れか一方がオン、従ってＭＯＳトランジスタＱｓ ｓ
、 Ｑｔ ４のいずれか一方がオンとなって、活性化信
号φ０がメモリアレイブロック１１側または１２側のい
ずれ、かに選択的に供給されるようになっている。一方
、ｖＴが入ってＡｎ ＝Ａｏ ＝ ”Ｏ”となる試験動
作時には、ＭＯＳトランジスタＱｓ ：ｌ 、Ｑ１４が
同時にオとなり、活性化信号φ０はメモリアレイ１１゜
１２側の両方に同時に供給されることになる。
てＥタイプＭＯＳトランジスタであり、プリチャージ用
クロックφｐが高レベルになった後、内部アドレス信号
ＡＯ、Ａｎの一方が“１″、他方が１１０１＋となる通
常動作時には、ＭＯＳトランジスタＱ７ 、Ｑｅのいず
れか一方がオン、従ってＭＯＳトランジスタＱｓ ｓ
、 Ｑｔ ４のいずれか一方がオンとなって、活性化信
号φ０がメモリアレイブロック１１側または１２側のい
ずれ、かに選択的に供給されるようになっている。一方
、ｖＴが入ってＡｎ ＝Ａｏ ＝ ”Ｏ”となる試験動
作時には、ＭＯＳトランジスタＱｓ ：ｌ 、Ｑ１４が
同時にオとなり、活性化信号φ０はメモリアレイ１１゜
１２側の両方に同時に供給されることになる。
第５図はロウデコーダの具体例である。通常動作時には
ロウデコーダ２１．２２内の全ての内部アドレス入力が
０″となる部分の出力が高レベルとなって一本のワード
線ＷＬが選択される。動作試験時には、Ａｎ ＝Ａｎ
＝ ”Ｏ”となるため、ロウデコーダ２１．２２の双方
において、同時に出力が高レベルとなるアドレスがあり
、メモリアレイ１１．１２の双方で同時に一本ずつワー
ド線ＷＬが選択されることになる。
ロウデコーダ２１．２２内の全ての内部アドレス入力が
０″となる部分の出力が高レベルとなって一本のワード
線ＷＬが選択される。動作試験時には、Ａｎ ＝Ａｎ
＝ ”Ｏ”となるため、ロウデコーダ２１．２２の双方
において、同時に出力が高レベルとなるアドレスがあり
、メモリアレイ１１．１２の双方で同時に一本ずつワー
ド線ＷＬが選択されることになる。
次に外部制御信号ｖＴの印加法であるが、これはＮＣビ
ン（Ｎ ｏ Ｃｏｎｎｅｃｔｉｏｎ Ｐ Ｉｎ、即ちス
ペック上と・の内部回路とも接続されていないビン）を
利用して、チップ外部から加える。その具体例として第
７図に示す３種の方法が考えられる。（ａ）は、ＮＣビ
ン６からポリＳ１などのヒユーズ７を介してψ■を印加
する方法である。過負荷試験後は、レーザーでこのヒユ
ーズ７を溶断し、ＮＣビンと内部回路とを切断して出荷
する。この方法ではパッケージングされたＩＣの過負荷
試験後のヒユーズの溶断は、パッケージ材に対して透過
性のあるレーザー波長を選択しなければならない。ある
いは、レーザ光に対しｔ透過性のあるパッケージ材、あ
るいは窓を開けることが必要である。
ン（Ｎ ｏ Ｃｏｎｎｅｃｔｉｏｎ Ｐ Ｉｎ、即ちス
ペック上と・の内部回路とも接続されていないビン）を
利用して、チップ外部から加える。その具体例として第
７図に示す３種の方法が考えられる。（ａ）は、ＮＣビ
ン６からポリＳ１などのヒユーズ７を介してψ■を印加
する方法である。過負荷試験後は、レーザーでこのヒユ
ーズ７を溶断し、ＮＣビンと内部回路とを切断して出荷
する。この方法ではパッケージングされたＩＣの過負荷
試験後のヒユーズの溶断は、パッケージ材に対して透過
性のあるレーザー波長を選択しなければならない。ある
いは、レーザ光に対しｔ透過性のあるパッケージ材、あ
るいは窓を開けることが必要である。
（ｂ）の方法は、レーザー光を使用しない方法であり、
ＮＣビン６からヒユーズ７を通してｖＴを印加するのは
（ａ）と同様であるが、過負荷試験後は、ＮＣビンに高
電圧を印加してヒユーズ７を溶断する。溶断電流は、抵
抗８を通して流す。この方法であれば、パッケージング
後の試論も可能である。（Ｃ）の方法は、ＮＣビン６か
らフローティングゲート構造のスイッチングトランジス
タ９を介してｖＴ倍信号メモリセル選択用アドレスバッ
ファに印加する。あらかじめパッケージングの段階で端
子１０からコントロールゲートに負の高電圧を印加して
トランジスタ９のフローティングゲートに正孔を注入し
、しきい値を低くしてこのトランジスタ９をＯＮ状態に
しておき１、ＮＣビン６からの信号がアドレスバッファ
に印加されるようにする。この状態で過負荷試験を行な
い、パッケージの外部からＸ線を照射することによりト
ランジスタ９のフローティングゲートの正孔を電子と再
結合させ、そのしきい値を高めて、トランジスタ９をＯ
ＦＦ状態にして製品を出荷する。
ＮＣビン６からヒユーズ７を通してｖＴを印加するのは
（ａ）と同様であるが、過負荷試験後は、ＮＣビンに高
電圧を印加してヒユーズ７を溶断する。溶断電流は、抵
抗８を通して流す。この方法であれば、パッケージング
後の試論も可能である。（Ｃ）の方法は、ＮＣビン６か
らフローティングゲート構造のスイッチングトランジス
タ９を介してｖＴ倍信号メモリセル選択用アドレスバッ
ファに印加する。あらかじめパッケージングの段階で端
子１０からコントロールゲートに負の高電圧を印加して
トランジスタ９のフローティングゲートに正孔を注入し
、しきい値を低くしてこのトランジスタ９をＯＮ状態に
しておき１、ＮＣビン６からの信号がアドレスバッファ
に印加されるようにする。この状態で過負荷試験を行な
い、パッケージの外部からＸ線を照射することによりト
ランジスタ９のフローティングゲートの正孔を電子と再
結合させ、そのしきい値を高めて、トランジスタ９をＯ
ＦＦ状態にして製品を出荷する。
第７図では、すべてＮＣビンからｖ丁の信号を印加する
ことにしたが、これは伯のアドレスビン、データ入力や
データ出力ビンまたはチップイネーブルビンと共用して
も実現可能である。
ことにしたが、これは伯のアドレスビン、データ入力や
データ出力ビンまたはチップイネーブルビンと共用して
も実現可能である。
以上のように上記実施例によれば、大規模化したダイナ
ミックＲＡＭの初期不良のスクリーニングを短時間に行
うことができる。
ミックＲＡＭの初期不良のスクリーニングを短時間に行
うことができる。
以上の説明においては、メモリアレイを２つのブロック
に分割した例をとって説明したが、３個以上のメモリア
レイブロックに分割して試験時にはこのうちのいくつか
、あるいはすべてのブロックを同時に動作させるように
する場合にも本発明は有効である。才だ、外部信号をＮ
Ｃビンあるいは、他のアドレス入力ビン、データ入力ビ
ン、データ出力ビン、ライトイネーブルビンと共用して
試験時のみに印加するという手法は、たとえば、メモリ
プレートに高電圧を印加して酸化膜耐圧試験を行う場合
にも有効である。
に分割した例をとって説明したが、３個以上のメモリア
レイブロックに分割して試験時にはこのうちのいくつか
、あるいはすべてのブロックを同時に動作させるように
する場合にも本発明は有効である。才だ、外部信号をＮ
Ｃビンあるいは、他のアドレス入力ビン、データ入力ビ
ン、データ出力ビン、ライトイネーブルビンと共用して
試験時のみに印加するという手法は、たとえば、メモリ
プレートに高電圧を印加して酸化膜耐圧試験を行う場合
にも有効である。
第１図は、一般的な製品の故障率の経時変化を示す図、
第２図は本発明の一実施例のダイナミックＲＡＭの要部
構成を示す図、第３図はそのアドレスバッファの具体・
的回路図、第４図は活性化信号分配回路の具体的回路図
、第５図はロウデコーダの具体的回路図、第６図は上記
アドレスバッファの動作タイミングを示す図、第７図は
試験動作時の外部制御信号印加法を説明するための図で
ある。 １１．１２・・・メモリアレイブロック、２１゜２２・
・・ロウデコーダ、３１．３２・・・コントロール回路
、４・・・アドレスバッファ、５・・・活性化信号分配
回路、ψ丁・・・外部制御信号、φ０・・・活性上信号
。 出願人代理人 弁理士 鈴江武彦 第４図 第５図 Ａｏ Ａ、 Ａ２−−−−−Ａｎ （入０） 第７図
第２図は本発明の一実施例のダイナミックＲＡＭの要部
構成を示す図、第３図はそのアドレスバッファの具体・
的回路図、第４図は活性化信号分配回路の具体的回路図
、第５図はロウデコーダの具体的回路図、第６図は上記
アドレスバッファの動作タイミングを示す図、第７図は
試験動作時の外部制御信号印加法を説明するための図で
ある。 １１．１２・・・メモリアレイブロック、２１゜２２・
・・ロウデコーダ、３１．３２・・・コントロール回路
、４・・・アドレスバッファ、５・・・活性化信号分配
回路、ψ丁・・・外部制御信号、φ０・・・活性上信号
。 出願人代理人 弁理士 鈴江武彦 第４図 第５図 Ａｏ Ａ、 Ａ２−−−−−Ａｎ （入０） 第７図
Claims (1)
- 半導体基板に、複数のブロックに分割されたメモリアレ
イが集積形成され、外部アドレス入力により任意の一つ
のブロックが選択駆動されるように構成した半導体記憶
装置において、前記外部アドレス入力に応じて前記複数
のブロックのうち一つを選択駆動するための活性化信号
分配回路と、動作試験時にこの分配回路を制御して前記
複数のブロックのうち二つ以上に同時に活性化信号を供
給させる手段とを備えたことを特徴とする半導体記憶装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59062729A JPS60205897A (ja) | 1984-03-30 | 1984-03-30 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59062729A JPS60205897A (ja) | 1984-03-30 | 1984-03-30 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60205897A true JPS60205897A (ja) | 1985-10-17 |
Family
ID=13208745
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59062729A Pending JPS60205897A (ja) | 1984-03-30 | 1984-03-30 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60205897A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63184996A (ja) * | 1987-01-27 | 1988-07-30 | Nec Corp | 半導体メモリ装置 |
| JPH02244481A (ja) * | 1989-10-31 | 1990-09-28 | Mitsubishi Electric Corp | ランダムアクセスメモリ |
| US5636163A (en) * | 1986-07-30 | 1997-06-03 | Mitsubishi Denki Kabushiki Kaisha | Random access memory with a plurality amplifier groups for reading and writing in normal and test modes |
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| JPS53120234A (en) * | 1977-03-30 | 1978-10-20 | Toshiba Corp | Semiconductor memory |
| JPS58128077A (ja) * | 1982-01-22 | 1983-07-30 | Mitsubishi Electric Corp | メモリ装置 |
-
1984
- 1984-03-30 JP JP59062729A patent/JPS60205897A/ja active Pending
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