JPS60208117A - 高周波電圧信号のスイツチング回路 - Google Patents
高周波電圧信号のスイツチング回路Info
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- JPS60208117A JPS60208117A JP6501684A JP6501684A JPS60208117A JP S60208117 A JPS60208117 A JP S60208117A JP 6501684 A JP6501684 A JP 6501684A JP 6501684 A JP6501684 A JP 6501684A JP S60208117 A JPS60208117 A JP S60208117A
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- JP
- Japan
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- thyristor
- gate
- voltage
- frequency voltage
- switching circuit
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
- H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
- H03K17/72—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices having more than two PN junctions; having more than three electrodes; having more than one electrode connected to the same conductivity region
- H03K17/725—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices having more than two PN junctions; having more than three electrodes; having more than one electrode connected to the same conductivity region for AC voltages or currents
Landscapes
- Electronic Switches (AREA)
- Investigating Or Analyzing Materials By The Use Of Ultrasonic Waves (AREA)
- Ultra Sonic Daignosis Equipment (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、超音波振動子などに用いる高周波電圧信号の
スイッチング回路に関するものである。
スイッチング回路に関するものである。
最近の超音波診断装置は短冊状の超音波振動素子を複数
並べたアレー状の探触子を用いた電子走査形のものが開
発されている。ここで、電子走査形のうち、リニア走査
形のものについてその原理を第１図を用いて説明する。
並べたアレー状の探触子を用いた電子走査形のものが開
発されている。ここで、電子走査形のうち、リニア走査
形のものについてその原理を第１図を用いて説明する。
同時に励振する振動素子１（以下エレメントと称す）ｋ
個（第１図ではに〜４）をひとつのグループとして、こ
れを１個のエレメントずつ切換えて選択移動させながら
、図のようなアレー状に配置された振動子に沿って超音
波ビームを走査線Ｌ ＋”” Ｌ ｍ−にや蓋 で示す
如く励振するつまり順次走査するものである。ここでエ
レメント総数をｋとすれば、リニア走査による。
個（第１図ではに〜４）をひとつのグループとして、こ
れを１個のエレメントずつ切換えて選択移動させながら
、図のようなアレー状に配置された振動子に沿って超音
波ビームを走査線Ｌ ＋”” Ｌ ｍ−にや蓋 で示す
如く励振するつまり順次走査するものである。ここでエ
レメント総数をｋとすれば、リニア走査による。
超音波ビームの走査総数Ｍは、Ｍ＝ｎ−に＋１である。
今、Ｎ＝１００．に〜４とすれば、第１走査ラインＬｌ
は、÷１〜≠４のエレメントに接続されているパルサＰ
１〜Ｐ４ ’ｉ−駆動する。次に第２走査ラインＬ２は
、Ｐ２〜Ｐ、のパルサを駆動することにより得られる。
は、÷１〜≠４のエレメントに接続されているパルサＰ
１〜Ｐ４ ’ｉ−駆動する。次に第２走査ラインＬ２は
、Ｐ２〜Ｐ、のパルサを駆動することにより得られる。
以下、同様の手順を繰り返し、上記アレーに沿って９７
本の走査ラインを得ることができる。このため、走査ラ
インを大きくすると、それだけパルサの数が増加する。
本の走査ラインを得ることができる。このため、走査ラ
インを大きくすると、それだけパルサの数が増加する。
したがって、実用的には切換回路を用いてパルサの数を
大巾に減らしている。この場合の装置を第２図に示す。
大巾に減らしている。この場合の装置を第２図に示す。
第２図の装置は、エレメント１とパルサＰ １−Ｐ ａ
をマトリックス状に配置し、図に示す対角線上の交点に
のみスイッチＳ＋−８，に設けたものである。第２図に
示す構成により、パルサの数は最低同時に動作するエレ
メント数にまで減少できる。しかしながら、パルサで発
生する超音波診断装置用の圧電振動子励振用パルスは一
般に周波数１〜１０ ＭＨ！ 、約１００ＶＰ−Ｐのバ
ースト波が用いられる。このような高周波高圧の正負パ
ルスを切換えるには、高耐圧のスイッチング素子を必要
とする。このための切換手段として、特開昭５６−９０
６２５号に示される様な、逆回復時間の長いダイオード
を使用することが知られている。しかし非導通状態を保
つ為に高周波電圧と同号以上の高電圧を必要とし、低消
費電力化に、また前記に示す独特の機能を必要とするダ
イオードであることから集積回路化にそれぞれ問題があ
った。
をマトリックス状に配置し、図に示す対角線上の交点に
のみスイッチＳ＋−８，に設けたものである。第２図に
示す構成により、パルサの数は最低同時に動作するエレ
メント数にまで減少できる。しかしながら、パルサで発
生する超音波診断装置用の圧電振動子励振用パルスは一
般に周波数１〜１０ ＭＨ！ 、約１００ＶＰ−Ｐのバ
ースト波が用いられる。このような高周波高圧の正負パ
ルスを切換えるには、高耐圧のスイッチング素子を必要
とする。このための切換手段として、特開昭５６−９０
６２５号に示される様な、逆回復時間の長いダイオード
を使用することが知られている。しかし非導通状態を保
つ為に高周波電圧と同号以上の高電圧を必要とし、低消
費電力化に、また前記に示す独特の機能を必要とするダ
イオードであることから集積回路化にそれぞれ問題があ
った。
もう一つの切換手段としてサイリスタを使用する方法が
本発明者等によって提案されている。（特願昭５８−１
４０１１４号）。集積化が可能であり、低電圧（〜数■
）で非導通状態を保つことが可能であるが、非導通状態
における漏話量が多くこれを低減する為には、制御端子
に高周波電圧信号に近い大きな電圧を必要とするという
欠点があった。
本発明者等によって提案されている。（特願昭５８−１
４０１１４号）。集積化が可能であり、低電圧（〜数■
）で非導通状態を保つことが可能であるが、非導通状態
における漏話量が多くこれを低減する為には、制御端子
に高周波電圧信号に近い大きな電圧を必要とするという
欠点があった。
サイリスタのアノード側に圧電素子を主体とするＬＣＲ
系負荷（以下負荷と略）を、カソード側に高周波信号電
圧源を接続する場合について述べる。
系負荷（以下負荷と略）を、カソード側に高周波信号電
圧源を接続する場合について述べる。
第３図はサイリスタを用いた従来の制御方法を示す一例
である。第３図（ａ）に回路図、第３図（ｂ）にタイム
チャートを示す。サイリスタ１のアノード２に負荷５を
接続、カソード３には直流バイアス電圧Ｖｘと高周波信
号電圧ｖ！Ｎが印加されている。またサイリスタ１の制
御はＰゲート４０を使用し、導通状態時とは＋Ｖａ・を
印加、非導通状態時には−ＶＧが印加されるようになっ
ている。導通、非導通に対応して、アノード２には第３
図（ｂ）のＶムの信号が現われる。
である。第３図（ａ）に回路図、第３図（ｂ）にタイム
チャートを示す。サイリスタ１のアノード２に負荷５を
接続、カソード３には直流バイアス電圧Ｖｘと高周波信
号電圧ｖ！Ｎが印加されている。またサイリスタ１の制
御はＰゲート４０を使用し、導通状態時とは＋Ｖａ・を
印加、非導通状態時には−ＶＧが印加されるようになっ
ている。導通、非導通に対応して、アノード２には第３
図（ｂ）のＶムの信号が現われる。
第４図は第３図の非導通状態時におけるサイリスタ１及
び周辺回路を示す。非導通状態時であるからＰゲート４
０には負の電圧−Ｖｏ；７が印加されている。一方、カ
ソード３には高周波信号電圧６が印加されており、その
負の波高値−Ｖ ｐ ｐに対し Ｉ Ｖｐｐ ＤＩ Ｖｏ Ｉ ・旧・・・・・■なる時
、サイリスタ１のＰａ４０に３間が順バイアスとなり、
導通状態になる。これを防ぐ為に、制御部８にはダイオ
ード９を挿入しである。しかし、ダイオードの持つ逆バ
イアス時の容量ＣＩ＋により、高周波信号に対して漏洩
電流ｉｓが発生し、これがサイリスタ１のＮＰＮトラン
ジスタ部で増巾（増巾率βＮ）され、βＮ ’ｔ ｇの
電流がアノード５で検出されこれが漏話の原因となって
いる。
び周辺回路を示す。非導通状態時であるからＰゲート４
０には負の電圧−Ｖｏ；７が印加されている。一方、カ
ソード３には高周波信号電圧６が印加されており、その
負の波高値−Ｖ ｐ ｐに対し Ｉ Ｖｐｐ ＤＩ Ｖｏ Ｉ ・旧・・・・・■なる時
、サイリスタ１のＰａ４０に３間が順バイアスとなり、
導通状態になる。これを防ぐ為に、制御部８にはダイオ
ード９を挿入しである。しかし、ダイオードの持つ逆バ
イアス時の容量ＣＩ＋により、高周波信号に対して漏洩
電流ｉｓが発生し、これがサイリスタ１のＮＰＮトラン
ジスタ部で増巾（増巾率βＮ）され、βＮ ’ｔ ｇの
電流がアノード５で検出されこれが漏話の原因となって
いる。
上記でダイオードの容量Ｃｓ１Ｐｏ４Ｑへ流入する電流
の原因としたが、Ｐゲート４０がカソード３１に介して
高周波信号電圧に接続され、一方、Ｐゲートの制御部８
が固定電位−Ｖｏ７に接続されている為に生じた現象で
あり、漏洩電流の原因は、制御部８の全体が有するイン
ピーダンスであることはいうまでもない。
の原因としたが、Ｐゲート４０がカソード３１に介して
高周波信号電圧に接続され、一方、Ｐゲートの制御部８
が固定電位−Ｖｏ７に接続されている為に生じた現象で
あり、漏洩電流の原因は、制御部８の全体が有するイン
ピーダンスであることはいうまでもない。
以上の例で漏話量を低減する為にけ、Ｐゲート印加畦圧
−Ｖｏ７を、高周波信号電圧６の波高値に対し １Ｖｏｌンｌ −Ｖｐｐ ｌ ・・・・・・・・・■の
関係にすれば十分であるが、Ｖｐｐ ＝１００〜２００
Ｖという高電圧であることから、消費電力の増大及び制
御電源の追加設置の必要などの問題があった。
−Ｖｏ７を、高周波信号電圧６の波高値に対し １Ｖｏｌンｌ −Ｖｐｐ ｌ ・・・・・・・・・■の
関係にすれば十分であるが、Ｖｐｐ ＝１００〜２００
Ｖという高電圧であることから、消費電力の増大及び制
御電源の追加設置の必要などの問題があった。
本発明の目的は上記欠点をなくシ、制御電圧が低く、集
積回路化に好適な高周波電圧信号のスイッチング回路を
提供するにある。
積回路化に好適な高周波電圧信号のスイッチング回路を
提供するにある。
本発明者等はサイリスタを使用したスイッチング回路で
漏話量が多い原因は、制御端子を設けたベースが高周波
電圧印加側端子に近い方のベースであったことを確認し
、そこで本発明では制御端子を負荷側に近い方のベース
に設けることにより漏話量の低減を図る。
漏話量が多い原因は、制御端子を設けたベースが高周波
電圧印加側端子に近い方のベースであったことを確認し
、そこで本発明では制御端子を負荷側に近い方のベース
に設けることにより漏話量の低減を図る。
本発明の特徴とするところは、高周波電圧信号が印加さ
れる入出力端子間に直列接続されたサイリスク及び負荷
と、上記サイリスタの負荷側のベースに制御端子とを具
備することにある。
れる入出力端子間に直列接続されたサイリスク及び負荷
と、上記サイリスタの負荷側のベースに制御端子とを具
備することにある。
本発明の好ましい実施態様では上記サイリスタの制御端
子にＰＮＰトランジスタを接続し正電位を加えることに
より非導通状態とし、またＮＰＮトランジスタを接続し
、負電位を加えることにより導通状態とする。
子にＰＮＰトランジスタを接続し正電位を加えることに
より非導通状態とし、またＮＰＮトランジスタを接続し
、負電位を加えることにより導通状態とする。
さらに、本発明の好ましい実施態様では、上記サイリス
タの制御端子に他のサイリスタを接続し、正電位を加え
ることにより非導通状態とする。
タの制御端子に他のサイリスタを接続し、正電位を加え
ることにより非導通状態とする。
さらに、本発明の好捷しい実施態様では、上記サイリス
タの制御端子と他のサイリスタのＰベース端子の双方に
ＮＰＮ）ランリスクを接続し、負電位を加えることによ
り、サイリスタを導通状態にし、同時に他のサイリスタ
を非導通状態にする。
タの制御端子と他のサイリスタのＰベース端子の双方に
ＮＰＮ）ランリスクを接続し、負電位を加えることによ
り、サイリスタを導通状態にし、同時に他のサイリスタ
を非導通状態にする。
さらに、本発明の好ましい実施状態では、他のサイリス
タのカソードと、サイリスタの制御端子の間に少なくと
も１つのダイオードが直列に接続される。
タのカソードと、サイリスタの制御端子の間に少なくと
も１つのダイオードが直列に接続される。
第５図は本発明の第１の実施例になるサイリスタを用い
た高周波信号電圧の制御方法を示す一例である。
た高周波信号電圧の制御方法を示す一例である。
第５図（ａ）に回路図、第５図（ｂ）にタイムチャート
を示す。第３図の従来例と異なる点は、サイリスタ１の
制御端子を負荷側のＮゲー）４１使用している点である
。導通状態時には−Ｖｏ１に印加、非導通状態時には十
Ｖｏが印加されるようになっている。導通、非導通に対
応してアノード２には第５図（ｂ）のＶムの信号が現わ
れる。
を示す。第３図の従来例と異なる点は、サイリスタ１の
制御端子を負荷側のＮゲー）４１使用している点である
。導通状態時には−Ｖｏ１に印加、非導通状態時には十
Ｖｏが印加されるようになっている。導通、非導通に対
応してアノード２には第５図（ｂ）のＶムの信号が現わ
れる。
第６図は第３図の非導通状態時におけるサイリスタ１及
び周辺回路を示す。非導通状態時であるからＮゲート４
１には正の電圧＋Ｖｏ７’が印加されている。カソード
３に高周波信号電圧６が印加された時、その負の波高値
−Ｖｐｐに対し、サイリスタ１のＪ２接合１０によりブ
ロックされるため、Ｎゲート４１の電位はほぼ制御部８
′を介して印加されている正の電圧＋Ｖａ７’に保たれ
ており、トランジスタが導通する為のベース電流を誘発
することはない。
び周辺回路を示す。非導通状態時であるからＮゲート４
１には正の電圧＋Ｖｏ７’が印加されている。カソード
３に高周波信号電圧６が印加された時、その負の波高値
−Ｖｐｐに対し、サイリスタ１のＪ２接合１０によりブ
ロックされるため、Ｎゲート４１の電位はほぼ制御部８
′を介して印加されている正の電圧＋Ｖａ７’に保たれ
ており、トランジスタが導通する為のベース電流を誘発
することはない。
一方、正の波高値＋Ｖｐｐに対し、
ｌ ＶＰＰ Ｄ Ｉ Ｖｏ ｌ ・・・・・・・・・■
の時、接合容量Ｃｍ”を通して１８′なるベース電流が
流れるが、本例に使用しているサイリスクの場合、ＰＮ
Ｐ）ランジスタ部の電流増巾率βＰは、ＮＰＮトランジ
スタ部の電流増巾率βＮに比べ１桁以上小さいのが通例
である。従ってＩｍ’によりアノード２へ流出する電流
βｐ−ｉｓ’は無視し得る量である。
の時、接合容量Ｃｍ”を通して１８′なるベース電流が
流れるが、本例に使用しているサイリスクの場合、ＰＮ
Ｐ）ランジスタ部の電流増巾率βＰは、ＮＰＮトランジ
スタ部の電流増巾率βＮに比べ１桁以上小さいのが通例
である。従ってＩｍ’によりアノード２へ流出する電流
βｐ−ｉｓ’は無視し得る量である。
上記実施例ではアノード２に負荷を、カソード３に高周
波信号電圧を接続するものであり、この方式はサイリス
タ１の導通方向からも明らかなように、高周波信号電圧
が最初に負側に発生することを前提としている。本実施
例は上述の如く、−Ｖｐｐに対し特に有効に作用するよ
うになっており、最初の負パルスを阻止することから、
サイリスタ内の残留キャリアの影響を受けやすい次の正
パルスの通過阻止に大きな効果を現わす。
波信号電圧を接続するものであり、この方式はサイリス
タ１の導通方向からも明らかなように、高周波信号電圧
が最初に負側に発生することを前提としている。本実施
例は上述の如く、−Ｖｐｐに対し特に有効に作用するよ
うになっており、最初の負パルスを阻止することから、
サイリスタ内の残留キャリアの影響を受けやすい次の正
パルスの通過阻止に大きな効果を現わす。
次にＮゲート制御の具体的実施例について述べる。
ＳＣＲのアノード側に圧電素子等の負荷を有しカソード
側に負電源を有するような回路形式においての本発明の
第２の実施例を第８図に示す。入力制御信号がＨｉｇｔ
ｌの時、インバータ１５はＬｏｗとなりＰＮＰ ）ラン
リスタ１ｏとＮＰＮ ）ランジスタｌｉＦ′ｉオフとな
る。この時ＮＰＮ）ランリスタ１２けオンとなりサイリ
スタ１をオン駆動するため導通状態となる。一方、入力
制御信号がＬｏｗの時、トランジスタ１２はオフとなり
サイリスタ１のオン駆動が停止する。この時インバータ
１５ＨＨ１ｇｈとなりトランジスタ１１がオンし、トラ
ンジスタ１０がオン駆動されサイリスタ１のＮゲートに
正の電位が印加されサイリスタ１は非導通状態となる。
側に負電源を有するような回路形式においての本発明の
第２の実施例を第８図に示す。入力制御信号がＨｉｇｔ
ｌの時、インバータ１５はＬｏｗとなりＰＮＰ ）ラン
リスタ１ｏとＮＰＮ ）ランジスタｌｉＦ′ｉオフとな
る。この時ＮＰＮ）ランリスタ１２けオンとなりサイリ
スタ１をオン駆動するため導通状態となる。一方、入力
制御信号がＬｏｗの時、トランジスタ１２はオフとなり
サイリスタ１のオン駆動が停止する。この時インバータ
１５ＨＨ１ｇｈとなりトランジスタ１１がオンし、トラ
ンジスタ１０がオン駆動されサイリスタ１のＮゲートに
正の電位が印加されサイリスタ１は非導通状態となる。
本発明の第３の実施例を第９図に示す。第８図において
ＰＮＰ ）ランリスタ１ｏの代わりに第２のサイリスタ
を用いるものである。入力制御信号がＨｉｇｈの時、ト
ランジスタ１２がオンとなり、第１のトランジスタ１を
オン駆動する。この時インバータ１５ｄＬｏｗであるた
めトランジスタ１１はオフとなり、第２のサイリスタ２
けオン駆動されない。一方入力制御伯号がＬｏｗの時に
はオフとなり第１のサイリスタ１のオン駆動が途絶える
。（二の時インバータ１５はＨｌｇｈになりトランジス
タ１１がオンし第２のサイリスタをオン駆動するため第
２のサイリスタ２によシ第１のサイリスタ１に正の電位
が印加される。
ＰＮＰ ）ランリスタ１ｏの代わりに第２のサイリスタ
を用いるものである。入力制御信号がＨｉｇｈの時、ト
ランジスタ１２がオンとなり、第１のトランジスタ１を
オン駆動する。この時インバータ１５ｄＬｏｗであるた
めトランジスタ１１はオフとなり、第２のサイリスタ２
けオン駆動されない。一方入力制御伯号がＬｏｗの時に
はオフとなり第１のサイリスタ１のオン駆動が途絶える
。（二の時インバータ１５はＨｌｇｈになりトランジス
タ１１がオンし第２のサイリスタをオン駆動するため第
２のサイリスタ２によシ第１のサイリスタ１に正の電位
が印加される。
本実施例において第２のサイリスタ２を用いた理由とし
ては、第１のサイリスタ１をオフするために大電流を瞬
時に流す必要があるため電流密度上ＰＮＰ）ランリスタ
に比べ約１／４以下の面積のサイリスタでよいためＩＣ
化し易いためである。
ては、第１のサイリスタ１をオフするために大電流を瞬
時に流す必要があるため電流密度上ＰＮＰ）ランリスタ
に比べ約１／４以下の面積のサイリスタでよいためＩＣ
化し易いためである。
本発明の第４の実施例を第１０図に示す。第２のサイリ
スタ２のカソードと第１のサイリスタ１のＮゲートとの
間にダイオードＤｒｅ接続しかつ第２のサイリスタ２の
Ｐゲート１６をＮＰＮ ）ランリスタ１２に接続したも
のである。入力制御信号がＨｉｇｔｌの時、トランジス
タ１２がオンし、第１のサイリスタをオン駆動すると同
じに第２のサイリスタ２１に積極的にオフ駆動している
ことが特徴である。このときインバータ１５はＬｏｗで
あり、トランジスタ１１けオフで第２のサイリスタ２の
オン駆動は停止している。一方、入力制御信号がＬｏｗ
の時、トランジスタ１２はオフとなり第１のサイリスタ
１のオン駆動が停止し、インバータ１５は■旧ｇｈとな
り、トランジスタ１１がオンし第２のサイリスタ２のオ
ン駆動を始めるため、第１のサイリスタ１ＯＮゲートに
正の電位が印加されるものである。
スタ２のカソードと第１のサイリスタ１のＮゲートとの
間にダイオードＤｒｅ接続しかつ第２のサイリスタ２の
Ｐゲート１６をＮＰＮ ）ランリスタ１２に接続したも
のである。入力制御信号がＨｉｇｔｌの時、トランジス
タ１２がオンし、第１のサイリスタをオン駆動すると同
じに第２のサイリスタ２１に積極的にオフ駆動している
ことが特徴である。このときインバータ１５はＬｏｗで
あり、トランジスタ１１けオフで第２のサイリスタ２の
オン駆動は停止している。一方、入力制御信号がＬｏｗ
の時、トランジスタ１２はオフとなり第１のサイリスタ
１のオン駆動が停止し、インバータ１５は■旧ｇｈとな
り、トランジスタ１１がオンし第２のサイリスタ２のオ
ン駆動を始めるため、第１のサイリスタ１ＯＮゲートに
正の電位が印加されるものである。
第７図に従来のサイリスタのＰゲート制御方式と、本発
明になるＮゲート制御方式の漏話蓋のゲート電圧依存性
を示す。従来例では一３５ｄＢを得る為に約−５０Ｖの
電圧が必要であるのに対し、本発明では一４０ｄＢを得
るのに＋２ｖで十分であり外部電源の大巾節約と共に、
スイッチ内での消費電力の大巾低減を図ることができる
。
明になるＮゲート制御方式の漏話蓋のゲート電圧依存性
を示す。従来例では一３５ｄＢを得る為に約−５０Ｖの
電圧が必要であるのに対し、本発明では一４０ｄＢを得
るのに＋２ｖで十分であり外部電源の大巾節約と共に、
スイッチ内での消費電力の大巾低減を図ることができる
。
本発明によれば、制御電圧が低く、集積回路化に好適な
高周波電圧信号のスイッチング回路を得ることができる
。
高周波電圧信号のスイッチング回路を得ることができる
。
第１図及び第２図は従来のリニア電子スキャンの概念的
説明図、第３図はＰゲートサイリスタ方式のスイッチン
グ回路とタイミングチャート、第４図はＰゲート方式で
の漏話量大である理由を説明する図、第５図Ｎゲートサ
イリスタ方式のスイッチング回路とタイミングチャート
、第６図ＶｉＮゲート方式により漏話量が小である理由
を説明する図、駆７図は漏話量と非導通時のゲート電圧
１■。１の相関をＰゲート制御方式とＮゲート制御方式
を比較した図、第８図はＰＮＰ）ランリスタを用いた実
施例を示す図、第９図はサイリスタを用いた実施例を示
す図、第１０図は、サイリスタを用い１つのトランジス
タにより１サイリスクのオンと１サイリスタのオフを同
時に行う実施例を示す図である。 Ｖａ・・・ゲートバイアス電源、Ｐｃ・・・Ｐペースケ
ート端子、ＮＯ・・・Ｎベースゲート端子、Ｖｌ・・・
バイアス電源、■ムＧ ・・・Ｎゲートバイアス電源、
ｖＩｔ。 ・・・オン用電源、１０・・・ＰＮＰ ）ランリスタ、
１１・・・ＮＰＮ）ランリスタ、１２・・・ＮＰＮ）ラ
ンリスタ、】５・・・インバータ、１６・・・カソード
（Ｐベー弔 ｌ 図 Ｌｔ Ｌｚ Ｌｎ−３ｔｔ 第２図 ｒ′ 第３図 （久） （ｂ） ＶＫＯ−−−−−−−−−−−−−−−−−一−−−−
−第５図 （α） （ｂ） ｆ５６図
説明図、第３図はＰゲートサイリスタ方式のスイッチン
グ回路とタイミングチャート、第４図はＰゲート方式で
の漏話量大である理由を説明する図、第５図Ｎゲートサ
イリスタ方式のスイッチング回路とタイミングチャート
、第６図ＶｉＮゲート方式により漏話量が小である理由
を説明する図、駆７図は漏話量と非導通時のゲート電圧
１■。１の相関をＰゲート制御方式とＮゲート制御方式
を比較した図、第８図はＰＮＰ）ランリスタを用いた実
施例を示す図、第９図はサイリスタを用いた実施例を示
す図、第１０図は、サイリスタを用い１つのトランジス
タにより１サイリスクのオンと１サイリスタのオフを同
時に行う実施例を示す図である。 Ｖａ・・・ゲートバイアス電源、Ｐｃ・・・Ｐペースケ
ート端子、ＮＯ・・・Ｎベースゲート端子、Ｖｌ・・・
バイアス電源、■ムＧ ・・・Ｎゲートバイアス電源、
ｖＩｔ。 ・・・オン用電源、１０・・・ＰＮＰ ）ランリスタ、
１１・・・ＮＰＮ）ランリスタ、１２・・・ＮＰＮ）ラ
ンリスタ、】５・・・インバータ、１６・・・カソード
（Ｐベー弔 ｌ 図 Ｌｔ Ｌｚ Ｌｎ−３ｔｔ 第２図 ｒ′ 第３図 （久） （ｂ） ＶＫＯ−−−−−−−−−−−−−−−−−一−−−−
−第５図 （α） （ｂ） ｆ５６図
Claims (1)
- 【特許請求の範囲】 １、高周波電圧信号が印加される入出力端小間に直列接
続されたサイリスタ及び負荷と、上記サイリスタの負荷
側のベースに制御端子とを具備することを特徴とする高
周波電圧信号のスイッチング回路。 λ 特許請求の範囲第１項に於いて、上記サイリスタの
制御端子にＰＮＰ ）ランジスタを接続し正電位を加え
ることにより非導通状態とし、またＮＰＮ）ランジスタ
を接続し、負電位を加えることにより導通状態とするこ
とを特徴とする高周波％Ｌ圧信号のスイッチング回路。 ３、特許請求の範囲第２項に於いて、上記サイリスタの
制御端子に他のサイリスタを接続し、正電位を加えるこ
とにより非導通状態とすることを特徴とする高周波電圧
信号のスイッチング回路。 ４ 特許請求の範囲第３項に於いて、サイリスタの制御
端子と他のサイリスタのＰベース端子の双方にＮ））Ｎ
）ランジスタを接続し、負電位を加えることにより、サ
イリスタを導通状態にし、同時に他のサイリスタを非導
通状態にすることを特徴とする高周波電圧信号のスイッ
チング回路。 ５、％許請求の範囲第４項に於いて、他のサイリスタの
カソードと、サイリスタの制御端子の間に少なくとも１
つのダイオードが直列に接続されることを特徴とする高
周波電圧信号のスイッチング回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6501684A JPS60208117A (ja) | 1984-03-30 | 1984-03-30 | 高周波電圧信号のスイツチング回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6501684A JPS60208117A (ja) | 1984-03-30 | 1984-03-30 | 高周波電圧信号のスイツチング回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60208117A true JPS60208117A (ja) | 1985-10-19 |
Family
ID=13274756
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6501684A Pending JPS60208117A (ja) | 1984-03-30 | 1984-03-30 | 高周波電圧信号のスイツチング回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60208117A (ja) |
-
1984
- 1984-03-30 JP JP6501684A patent/JPS60208117A/ja active Pending
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