JPS60210084A

JPS60210084A - デジタル信号処理回路

Info

Publication number: JPS60210084A
Application number: JP59065710A
Authority: JP
Inventors: Toshiyuki Sakamoto; 敏幸坂本; Masahito Sugiyama; 雅人杉山; Akihide Okuda; 章秀奥田; Himio Nakagawa; 一三夫中川
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1984-04-04
Filing date: 1984-04-04
Publication date: 1985-10-22

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔発明の利用分野〕本発明はテレビジョン装置に係り、特にテレビジョン信
号のデジタル信号処理回路に関する。

〔発明の背景〕

テレビジョン信号において、輝度信号と色信号と付加信
号（音声信号等）を時間軸上で分割し多重する時分割多
重方式では、ＮＴＳＣ、ＰＡＬ等の周波数多重方式で生
じるクロスカラー等の画質劣化の要因が解消される。し
かし、所要伝送帯域が広くなる欠点がある。

そこで、隣接する走査線の画像信号の間の強い相関関係
を利用し、帯域圧縮を行ない比較的狭帯域伝送を可能と
する時分割多重方式が考えられる。これは、隣接する２
つの水平走査期間の輝度信号について和と差をと９１１
構成については帯域を制限し時間軸圧縮し、この時間軸
圧縮により生じた空き時藺に色差信号を多重するもので
ある。しかし、この時分割多重方式におけるテレビジョ
ン信号を再生する際に、雑音等により正しく信号が復調
されず画質劣化を招く事がある。

第１図は、前記時分割多重方式の送信器の輝度信号変調
部である。１は入力端子、２はＡ／Ｄ変換器、３はＩＨ
（Ｈは１水平走査期間を示す）遅延線、４は加算器、５
は減算器、７は帯域制限フィルタ、８は時間軸圧縮器、
９はＤ／Ａ変換器である。前述の様に輝度信号には、隣
接する。

２つの水平走査期間の輝度信号Ｙｎ、Ｙル＋１（ｎは奇
数または偶数）を加算器４．減算器５に与え、加減算処
理が行なわれる。これによって前記輝１フィルタ７によ
って帯域制限された後、時間軸ログ信号に変換され送出
される。

第２図は前記時分割多重方式の受信器の復調部である。

１１はＡ／Ｄ変換器、１２は時間軸伸張器、１６は加算
器、１４は減算器、１５は１Ｈ遅延線、１６はＤ／Ａ変
換器である。第１図の送信器によシ変調された輝度信号
Ｙ′は伝送路１０を通υ、第２図の受信器にてもとの輝
度信号に復調される。変調された輝度信号Ｙ′はＡ／Ｄ
変換器１１によりデジタル信号に変換され、差成分（Ｙ
ｎ−Ｘｎ＋　＋　）　’は時間軸伸張器１２にてもとの
時間軸にもどされた後、和成分（Ｙｒｊ、Ｙｎ＋　＋　
）と同時刻に加算器１３．減算器１４に与えられ、前記
加算器１３では（和成分）＋（差成分）、前記減算器で
は（和成分）−（構成ｔ、）の演算が行なわれ、もとの
輝度信号Ｙｎ　、　Ｙｎ十＋　が再生される。この際、
雑音等のに、白や黒と言った輝度情報が伝送される際、
前記変調輝度信号Ｙ′に生じる誤差によシ、前記加算器
１３．前記減算器１４で再生される輝度信号に著しい誤
りが生じる。ここで、輝度信号を４ビツトで量子化した
場合を考える。この時、画面全体が白である場合を考え
ると輝度信号ＹｎＹｎ＋＋は各々（１１１１）２となる
。　この和成分（牛）　、差成分（乎）は各々（１１１
１）２（００００）２である。前記和成分（ｉ　ｉ　１
ｉ　）２．前記差成分（ｏ　ｏ　ｏ　ｏ　）２が雑音等
の影響を受けず誤差なく伝送された場合は、前記輝度信
号Ｙｎ。

ＹＩＬ＋１は受信側で正しく再生される。しかし、雑音
等の影響を受け、例えば前記差成分に誤差を生じ、（０
００１）２となった場合の前記加算器１６の出力にはオ
ーバーフローが生じ、その結果Ｙｎは（ｏｏｏｏ）、’
となり前記減算器１４の出力す々わちＹｎ＋＋は、（１
１１０）２となる。ここで、Ｙｎは白情報（１１１１）
２が再生されなければならないのに、前記差成分に生じ
た誤差により、黒情報（００００）２が再生される結果
となる。この様に、雑音等によって生じる変調輝度信号
の誤差によ′り受信器側において白黒の反転が生じ画質
の劣化を生じさせていた。

すなわち、前記白黒の反転は、輝度信号のもつダイナミ
ックレンジの範囲をこえる信号レベルが復調時の演算結
果として生じるためである。

そこで白黒反転防止のために従来受信器のダイナミック
レンジを本来、輝度信号のもつダイナミックレンジの２
倍程度にとる必要があった。

デジタル回路においてダイナミックレンジの拡張は、ビ
ット数の増加であシ、これは回路規模を増大させるもの
となりコストアップにも結びつくものであった。

〔発明の目的」本発明の目的は、受信器のダイナミックレンジを広げる
事なく、本来輝度信号のもつダイナミックレンジで受信
器が構成でき、かつ白黒反転による画質劣化を生じない
信号処理回路を提゛供する事にある。

〔発明の概要〕

本発明では、上記目的を達成するため、画質に影響を及
ぼす白黒の反転が、ダイナミックレンジの上限なζえた
場合（以下オーバー７０−と呼ぶ）、ダイナミックレン
ジの下限をこえた場合（以下アンダーフローと呼ぶ）に
のみ起こり得る事に着目し、オーバーフローした場合は
、ダイナミックレンジの最大値（例えば（ｉ　ｉ　ｉ　
１）２　）に値を置き換え、またアンダーフローした場
合には、ダイナミックレンジの最小値（例えば（０００
０）２）に値を置き換える事で白黒の反転を除去するも
のである。こむで、ダイナミックレンジをこえる値は、
雑音等による影響で生ずるものであり、再生信号として
は真値ではない事は明らかであり、かつその時の真値は
白レベルもしくは、黒レベル近傍にある事も明らかであ
る。従って、前述の様に、オーバーフローやアンダーフ
ローを生じた時にその値をダイナミックレンジの最大値
、最小値に置き換え、すなわ１ちクリップさせる事にほ
とんど問題は生じない。

〔発明の実施例〕

以下、本発明の詳細な説明する。まず、本発明の原理構
成図を第６図に示す。１８は演算回路、１９はオーバー
７０−／アンダー７０−判別回路、２０　、２１はゲー
ト回路、である。演算回路１８の出力結果Ｃに生じるオ
ーバーフローやアンダーフローは、オーバーフロー／ア
ンダーフロー判別回路（以下判別回路と呼ぶ）１９によ
って検出される。従って、前記演算回路１８にオーバー
フローが生じると前記判別回路１９によってオーバーフ
ローが検出され、オーバーフロー制御信号Ｏにより第１
のゲート回路２０が制御される。

これより前記第１のゲート回路２０の出力Ｃ′は、前記
演算回路１８の出力Ｃの結果にかかわらず本゛来信号の
もつダイナミックレンジの最大値（１１１・・・１）２
を出力する。この時、第２のゲート回路２１は、アンダ
ーフロー制御信号Ｕによシ単なるバッファとして動作し
、前記第１のゲート回路の出力Ｃ′はそのまま前記第２
のゲート回路１２１の出力Ｃ′に伝わり出力される。ま
た、前記演算回路１８の出力結果Ｃにアンダーフローが
生じると、前記判別回路１９によって検出され、前記ア
ンダー７０−制御信号Ｕにより前記第２のゲート２１が
制御される。これにより、前記第２ののゲート２１の出
力Ｃ′には、前期演算回路１８の出力結果にかかわらず
本来信号のもつダイナミックレンジの最小値（００・・
・・・０）２が出力される。また、オーバーフローやア
ンダーフローが生じない時は、前記ゲート回路２０　、
２１は単なるバッファとして動作し、前記演算回路の出
力信号Ｃがそのまま、前記第２のゲート回路２１の出力
信号Ｃ′となり、演算結果に何ら影響を与える事はない
。従って、本発明によると入力信号に雑音等によシ誤差
が生じ、本来入力信号のもつダイナミックレンジをこえ
る様な演算結果が生じた際の誤りは除去され、信号は前
記ダイナミックレンジの範囲内にて正しく再生される。

次に、本発明によるゲート回路２０　、２１の具体的実
施例について説明する。第４図に第１の実施例を示す。

Ｇ１はＡＮＤ回路、Ｇ２はＯＲ回路である。オーバーフ
ロー制御信号ＯはＯＲ回路Ｇ２へ、またアンダーフロー
制御信号ＵはＡＮＤ回路Ｇ１へ与えられる。本実施例の
ゲート回路は、第１表の真理衣に示す動作を行なう。こ
の場合、前記判別回路１９のオーバーフロー制御信号Ｏ
がオーバーフロ一時に１．そうでない時に０．また、ア
ンダーフロー制御信号Ｕがアンダーフロ一時に０．そう
でない時に１となる判別回路が必要である。よって、ア
ンダーフローした時は、アンダー７０−制御信号Ｕおよ
び、オーバーフロー制御信号０は共に０となる。これに
より、ＡＮＤ回路Ｇ１の出力は、前記演算回路１８の出
力結果（ＣｍＣｍ−＋　−Ｃｏ　）２にかかわらず（０
０・・・０）２となる。一方、ＯＲ回路Ｇ２は、バッフ
ァとして動作し、その出力（Ｃ音Ｃ院−１・・・（−ｏ
）２にも（００・・・・・０）２が出力される。また、
オーバーフローした場合には、オーバーフロー制御信号
Ｏおよびアンダーフロー制御信号Ｕは共に１となる。こ
れにより、前記ＡＮＤ回路ｑ１はバッファとして動作す
る。一方前記ＯＲ回路Ｇ２の出力（ＣＡ　Ｃ４−’１・
・・Ｃ；）は（１１・・・・・１）２を出力する。よっ
て、前記演算回路１８の出力結果（ＣｍＣｍ−＋・・・
・・・Ｃｏ　）２に関係なく、その出力は（１１・・・
・・・１）２である。オーバーフローおよびアンダーフ
ローが共に生じない場合、オーバーフロー制御信号Ｏは
ｏ１ア゛ンダーフロー制御信号Ｕは１となり、ＡＮＤ回
路Ｇ１．ＯＲ回路Ｇ２は共にバッファとして動作し、前
記演算回路１８の出力結果（Ｃｍ、Ｃｍ−＋、・・・Ｃ
ｏ）がそのままゲート回路の出力（Ｃｒｎ、ＣＡ−１，
・・・・・・□Ｃち）に出力される。

なお、オーバーフローとアンダーフローが同時におこる
ことはあり得ない。従って、第１表の真理衣においてＵ
＝ｏ　Ｑ＝ｉ　となる状態はない。本実施例におけるゲ
ート回路により、オーバー７０−およびアンダーフロー
は除去可能となり、誤った信号の発生をなくす事ができ
る。

なお、本実施例において前記ＡＮＤ回路Ｇ１　、前記Ｏ
Ｒ回路Ｇ２の順序を入れかえてもなんら問題は生じない
。

さらに、本発明によるゲート回路２０　、２１の第２の
具体的実施例を第５図に示す。Ｇｌ　、　Ｇ２はＮＡＮ
Ｄ回路である。本実施例のゲート回路は、第２表の真理
衣に示す動作を行なう。この場合、前記判別回路１９０
オ一バーフロー制御信号Ｏが、１オ一バーフロ一時に０
、そうでない時に１、また、アンダーフロー制御信号Ｕ
が、アンダーフロ一時に０、そうでない時に１となる判
別回路が必要である。よって、アンダーフローシタ時は
、アンダーフロー制御信号Ｕが０、オーバーフロー制御
信号Ｏが１となる。これによシ第１ＯＮＡＮＤ回路ｑ６
の出力が（１１・・・・・・１）２　となる。

一方、第２のＮＡＮＤ回路Ｇ４はＮＯＴ回路として動作
するので、その出力（ｃｍ、ｃ＝−１・・・・・・Ｃｏ
　）２には（００・・ｏ　）２が出力される。オーバー
７０一時。

には、オーバーフロー制御信号０が０１アンダー７０−
制御信号Ｕが１となる。これによシ、前記第１のＮＡＮ
Ｄ回路Ｇ６はＮＯＴ回路として動作する。一方、前記第
２ＯＮＡＮＤ回路ｑ４の出力（Ｃｍ　Ｃｒｎ　−＋−＝
−Ｃｏ　）２には（１１−−−１）２が出力される。ま
た、オーバーフローも、アンダーフローもしない時には
、第１．第２のＮＡＮＤ回路Ｇｓ　。

Ｇ４は、いずれもＮＯＴ回路として動作する。したがっ
て、前記演算回路１８の出力（Ｃｍ、Ｃｍ−１・・・Ｃ
ｏ　）２がそのまま、ゲート回路（ＣＡ、ａｍ−＋　・
・・Ｃｏ　）２に出力される。なお、ゲート回路の第１
の実施例同様に、本実施例においても、オーバーフロー
とアンダーフローが同時に起こり得る事はない。本実施
例においても、オーバーフローおよびアンダーフローは
除去可能とな）、誤った信号の発生がなくなる。

第６図に、本発明によるゲート回路２０　、２１の第６
の具体的実施例を示す。Ｇｓ　、　Ｇ６はＮＯＲ回路で
ある。本実施例のゲート回路は、第３表の真理衣に示す
動作を行なう。本実施例のゲート回路を用いる場合、前
記判別回路１９の出力であるオーバーフロー制御信号Ｏ
は、オーバーフロ一時に１．そうでない時にｏ、−また
もう一つのアンダーフロー制御信号Ｕは、アンダーフロ
一時に１．そうでない時に０となる必要があるつ−よっ
て、オーバーフローした時は、オーバーフロー制御信号
Ｏが１．アンダーフロー制御信号Ｕが０となり、第１Ｏ
ＮＯＲ回路Ｇ５の出力が、前記演算回路１８の出力にか
かわらず（００・・・・・・０）２となる。一方、第２
のＮＯＲ回路Ｇ６は、ＮＯＴ回１路として動作し、その
出力は（１１・・・・１）２となる。

また、アンダーフロ一時には、アンダーフロー制御信号
Ｕが１、オーバーフロー制御信号Ｏが０となる。これに
よシ、前記第１のＮＯＲ回路Ｇ５はＮＯＴ回路として動
作する。一方、前記第２の１゜ＮＯＲ回路Ｇ６の出力（
ＣＡ、ＣＡ−１・・・・・ｃ、）には、前期演算回路１
８の出力（Ｃｍ、Ｃｍ−１・・・・・Ｃｏ　）に関係な
く（００・・・・・・０）２が出力される。また、オー
バーフローもアンダーフローもしない時には、前記第１
．第２のＮ０Ｉ（回路Ｇ５．Ｇ６はいずれもＮＯＴ回路
として動作する。よって、前記演算回路１Ｂの出力（Ｃ
ｍＣｍ−＋・・・・・Ｃ０）２がそのままゲート回路の
出力（Ｃ瓜ｃ４−１・・・・・Ｃコ）に出力される。従
って本実施例においても前記ゲート回路２０　、２１の
第２の実施例と同様な効果が得られる。なお、本実施例
においてもオーバーフロー、アンダーフローは同時にお
こ如得ることはない。

第７図に、本発明によるゲート回路２０　、２１の第４
の具体的実施例を示す。Ｇ７はＤ−７リツプフロツプ（
以下Ｄ−ＦＦと記す）である。本実施例によると、前記
ゲート回路２０　、２１を１つのＤ−Ｆ’Ｆで構成する
事ができる。本実施例の動作は第４表の真理表により明
らかであろう。また、本実施においても、前記ゲート回
路２０　、２１の他の実施例同様の効果が得られる事も
明らかであする。本実施例では、Ｄ−’ＦＦＧ７のクリ
ア（ＣＬＲ）端子及びプリセット（ｐｎ）端子は負論理
であるが、正論理であっても問題はない。また、Ｄ−Ｆ
Ｆ’の代りにＪＫ−フリップ７ｐツブを使用する事も可
能である。

次に本発明の演算回路１８１判別回路１９の具体的実施
例を第８図に示す。２２は加算器であシ、第３図の演算
回路１８に対応し、２６はＮＯＴ回路、２４はＡＮＤ回
路、２５はＮＯ几回路であって、これらは判別回路１９
を構成する。加算器２２０入力信号Ａは単一極性の自然
２進コードで符号化され、入力信号Ｂは２の補数コード
によって符号化されるものである。また前記加算器出力
信号Ｃは単一極性の自然２進コードで符号化されるもの
である。これは、前記時分割多重方式の受信器１の輝度
信号復調部における加算器１６に相当するものである。

すなわち、前記入力信号Ａは輝度負の極性があるため前
記加算器２２は、加算モードと減算モードが存在する事
になる。従って、加算モード時にオーバーフローが、減
算モード時にアンダーフローが生じる事になる。このオ
ーバーフロー及びアンダーフローの判別ハ、前期加算器
２２への入力信号Ａ、Ｈの最上位ビットＡＭ。

ＢＭと前記加算器２２の出力信号Ｃの最上位ビットＣＭ
を用いる。すなわち、前記入力信号Ｂの最上位ピッ）　
ＨＭが１であればその入力信号Ｂの値は負値を示してい
る事になり、減算モードである事が判別される。また、
その時の入力信号Ａの最上位ビットが０でかつ前記加算
器２２の出力信号Ｃの最上位ビットが１であれば、前記
加算器゛２２の出力信号Ｃは明らかに２の補数コードに
よる負値な示す事が判別できる。この場合の前記加算器
２２の出力信号Ｃは、単一極性の自然２進コードであり
、負値は存在しない。従ってこれはアンダーフローが生
じた事になる。この事よりアンダーフローは（ＡＭＡ　
ＥＭＡ　ＣＭ　）で判別される事になり、アンダーフロ
ーの判別回路は、ＮＯＴ回路２６とＡＮＤ回路２４よ多
構成できる。また、前記入力信号Ｂの最上位ピッ）　Ｂ
Ｍが０であれば、前記加算器２２は加算モードである事
が判別できる。この時、前記入力信号Ａの最上位ビン）
　ＡＭが１であり、かつ前記出力信号ＣＭが０であれば
オーバー７０−であると判別できるわけであ谷よって、
オーバーフローは、（ＡＭＡＨＭＡＣＭ　）で判別でき
る事になシ、オーバーフローの判別回路は、ＮＯＴ回路
２３とＮＯＲ回路２５で構成できる。

□また、前記アンダーフロー判別回路、オーバーフロー
判別回路の構成を前記ゲート回路２０　、２１の論理形
式によ、９　ＡＮＤ回路の代シにＮＡＮＤＡＮＤ回路Ｒ
回路の代りにＯＲ回路を用いる事で対応できる事は明ら
かであろう。したがって、本実施例においても前述のゲ
ート回路の実施例が全て適用できる事は明らかであり、
同様の効果が得られる事も明らかである。

第９図に本発明の演算回路１８と判別回路１９の他の具
体的実施例を示す。２６は減算器で第６図の演算回路１
８に対応し、２７はＮＯＴ回路、２８はＮ０１（、回路
、２９はＡＮＤ回路であ・って、判別回路１９に対応す
るものである。減算器２６の入力信号Ａは単一極性の自
然２進コードで符号化され、入力信号Ｂは２の補数コー
ドで符号化されるものである。また、前記減算器２６の
出力信号Ｃは単一極性の自然２進コードで符号化された
ものである。これは、前記時分割多重方式の受信器の輝
度信号復調部における減算器１４に相当する。すなわち
、前記入力信号Ａは輝度信号の和成分ある。本実施例に
おいても先の実施例同様に前記入力信号Ｂに正負の極性
が存在する。従って、前記減算器２６にも加算モードと
減算モードが存在する。よって、本実施例においても、
オーバーフローおよびアンダー７０−の判別が前記入力
信号Ａ、Ｈの最上位ピッ）ＡＭ、ＢＭおよび前記出力信
号Ｃの最上位ピッ）ＣＭによって行なえる。

この場合、前記入力信号Ｂの最上位ピッ）　ＢＭが０で
あればその入力信号Ｂは正値であるので減算モードとな
る。この時、前記入力信号人の最上位ピッ）　ＡＭが０
であり、かつ前記出力信号Ｃの最上位ピッ）　ＣＭが１
であれば、前記減算器２６の出力Ｃは明らかに負値であ
る事が判別できる。

本実施例においても、先の実施例同様に、前記減算器出
力信号Ｃは単一極性の自然２進コードである。よって、
本実施例においても前記減算器２６の出力信号に負値は
存在せずアンダーフローが生じた事になる。これよりア
ンダーフローは（ＡＭＡＢＭＡＣＭ）で判別される事と
なシ、アンダーフロー判別回路は、ＮＯＴ回路２７とＮ
ＯＲ回路２８より構成できる。また、前記入力信号Ｂの
最上位ピッ）　ＢＭが１であれば、前記入力信号Ｂは負
値を示し、前記減算器２６は加算モードとなる。この時
、前記入力信号への最上位ピットＡＭが１であシ、かつ
前記出力信号Ｃの最上位ピットＣＭが０であればオーバ
ーフローが判別できる。

よって、オーバーフローは、（ＡＭ　Ａ　ＢＭハＣＭ）
で１判別でき、オーバーフロー判別回路は、ＮＯＴ回路
２７とＡＮＤ回路２９によシ構成できる。本実施例にお
いても、前記オーバーフロー判別回路。

アンダーフロー判別回路の構成を前記ゲート回路２０　
、２１の論理形式により、前記ＮＯＲ回路２８の代りに
ＯＲ回路を、また前記ＡＮＤ回路２９の代シにＮＡＮＤ
ＡＮＤ回路る事で対応できる事も明らかである。したが
って、本実施例においても、先の実施例同様に前述のケ
ート回路の実施例が全て適用でき、同様の効果が得られ
る事も明らかである。

第１０図に本発明の演算回路１８１判別回路１９のさら
に他の具体的実施例を示す。３ｏは第６図の演算回路１
９としての加算器、３１．３４はＮＯＴ回路、３２．５
３はＡＮＤ回路であって、判別回路１９を構成する。本
実施例における加算器３００Å力信号Ａ、Ｂも先の実施
例同様、Ａは単一極性の自然２進コード、Ｂは２の補数
コードにて符号化され、前記加算器６０の出力Ｃは単一
極性の自然２進コードで符号化されるものである。また
、前記加算器３０は、キャリー出力りを持つものである
。本実施例においては、オーバーフローおよびアンダー
７０−の判別を、前記入力信号Ｂの最上位ピントＢｕと
前記キャリー出力りにょシ行なうものである。先の実施
例同様、前記入力信号Ｂには正負の極性をもつものであ
る。従って、前記加算器３０においても加算モードと減
算モードが生じ、加算モード時、オーバーフローが、減
算モード時にアンダーフローが発生する。

よって、オーバーフロー、アンダーフローの判別には、
演算モードの判別とその時の前記加算器６０のキャリー
出力りの状態を知る事で判別が可能となる。すなわち、
前記入力信号Ｂの最上位ビットＢＭが００時前記入力信
号Ｂは正の値であ、す、加算モードである。この時、前
記キャリー出力りが１であるとこれは明らかにオーバー
フローした事になる。したがって、オーバーフローは（
ＢＭＡＤ）で判別でき、これはＮＯＴ回路３１　、　Ａ
ＮＤ回路３２にて構成できる。一方、前記入力信号Ｂの
最上位ビットＢＭが１の時、前記入力信号Ｂは負の値で
あり、減算モードである事が判別できる。この場合、前
記加算器出力Ｃが負の値を示す時、前記キャリー出力り
はＯとなる。

したがって、（ＢＭＡＤ）によりアンダーフローが判別
でき、ＮＯＴ回路ｓａ　、　ＡＮＤ回路３６により構、
。

成できる。また、前記オーバーフロー、アンダーフロー
の判別に用いた論理式は各々（ＢＭＶＤ）。

（ＢＭＶＤ）と書き換える事が可能であｊ５、ＮＯＴ回
路、　ＡＮＤ回路の代りにＮＯＴ回路とＮＯＲ回路でも
構成する事ができる。また、ゲート回路２０゜２１に対
する論理形式によシ前記ＡＮＤ回路および前記ＮＯＲ回
路なＮＡＮＤＡＮＤ回路ＯＲ回路に変更する事で対応す
る事ができる。本実施例においても、先の実施例同様に
前述のゲート回路の実施例が全て適用でき、同様の効果
が得られる・事も明らかである。

第１１図に本発明の演算回路１８１判別回路１９のさら
に他の具体的実施例を示す。３５はＡＮＤ回路、６６は
ＮＯＲ回路でこれらは判別回路を構成し、３７は演算回
路としての減算器である。本実１施例における減算器６
７の入力信号Ａ、Ｂも先の実施例同様にＡは単一極性の
自然２進コード、Ｂは２の補数コードにて符号化され、
前記減算器６７の出力Ｃは単一極性の自然２進コードで
符号でヒされたものである。また、前記減算器６７にも
キャリー出力りを有し、このキャリー出力りと前記入力
信号Ｂの最上位ビットＢＭにて、オーツく一フロー、お
よびアンダーフローを判別するものである。本実施例に
おいても先の実施例同様、前記入力信号Ｂには正負の極
性を有す事から前記減算器６７において加算モード、減
算モードが存在する。したがって、加算モード時にオー
ツ（−フローが、減算モード時にアンダーフローが生じ
る事から、先の実施例同様に演算モードの判別と前記減
算器３７のキャリー出力りにより判別が可能となる。す
なわち、前記入力信号Ｂの最上位ビットＢＭが１の時、
前記入力信号Ｂは負の値を示し、加算モードである事が
判る。この時、前記減算器５７のキャリー出力りが１で
あれば、明らかに前記減算器３７の出力Ｃｈオー・（−
フローした事になる。したがって、オーツく−フローは
、（ＢＭＡＤ）で判別できる事になり、これはＡＮＤ回
路３５で構成できる。一方、前記入力信号Ｂの最上位ビ
ットＢＭが０であれば、前記入力信号Ｂは正の値を示し
、減算モードとなる。この場合に、前記減算器６７の出
力Ｃが負の値、すなわちアンダーフローした時は前記減
算器６７のキャリー出力は０である。よって、（ＢＭＡ
Ｄ）でアンダーフローは判別可能であｊｌ；＋　、ＮＯ
Ｒ回路Ｂ６により構成できる。また、ゲート回路２０　
、２１に対する論理形式により前記ＡＮＤ回路６５およ
び前記ＮＯＲ回路６６は、ＮＡＮ　Ｄ回路、ＯＲ回路に
変更する事で対応できる。本実施例においても、先の実
施例同様に前述の全てのゲート回路の実施例を適用でき
、同様の効果が得られる事も明らかである０さらに、以上述べて来た本発明の実施例は、前記時分割
多重方式の受信器における加算器。

減算器ｔこ適用できる他、他の時分割多重方式の受信器
における輝度信号処理部にも適用できるものである。第
１２図第１３図にその受信器の輝度信号処理部分を示す
。第１２図において、３８は入力端子、６９はＡ／Ｄ変
換器、４０は時間軸伸張器４１は補間回路、４２はノ・
イノくスフイルタ、４３は１Ｈ遅延線、４４は加算器、
４５はＤ／Ａ変換器、４６は出力端子である。ここで述
べる時分割多重方式は、輝度信号の低域成分（Ｌｎ）の
みを送るラインとｎ番目とト１番目の輝度信号の平均値
とル＋１番目の輝度信号の低域成分の和（ＬｒＬ＋Ｈｎ
＋、Ｈｎ＋＋）を送るラインを交互に伝送するものであ
る。

第１２図に示すこの時分割多重方式の受信器においては
、前記ｎ番目とル＋１番目の輝度信号の高域成分の平均
値（Ｈｎ＋、、Ｈｎ＋　＋　）を用いて、輝度信号の低
域成分Ｌｎのみのラインの高域を補間再生しようとする
ものである。よって、第１２図ではル＋１番目のライン
の輝度信号（Ｌｎ＋１＋Ｈｎ＋Ｈｎ−＋っは、バイパス
フィルタ４２においてその高域成分（ＨＷ　＋　Ｈｎ＋
　＋）のみが取り出され、ｎ番目のラインの輝度信号（
Ｌｎ　）に加算器４４において加算されｎ番目の輝度信
号の高域成分の補間が行なわれる。この時の前記加算器
４４について、本発明が適用できる。前記加算器４４の
一方の入力信号である輝度信号の低域成分Ｌｎは、単一
極性の自然２進コードで符号化されたものである。一方
、前記加算器４４の他方の入力信号である前記バイパス
フィルタ４２の出力信号には、正負の極性が生じてくる
ので２の補数コード化される。また、前記加算器４４の
出力は、単一極性の自然２進コード化されるものである
ので本発明が適用できるのは明らかであろう。

次に第１３図における時分割多重方式は、輝度信号の低
域成分と高域成分をもつライン（Ｌｎ十Ｈｎ）と低域成
分のみをもつライン（Ｌｎ＋　＋　）を交互に伝送する
ものである。第１２図において、４７は入力端子、４８
はＡ／Ｄ変換器、４９は時間軸伸張器、５゜は１Ｈ遅延
線、５１はローパスフィルタ、５２は減算器、５３は加
算器、５４はＤ／Ａ変換器、５５は出力端子である。こ
の時分割多重方式では、受信器にて、輝度信号の低域成
分のみのライン（Ｌル→１）の高域成分を１つ前のライ
ンの高域成分（ＨｒＬにて補間しようとするものである
。すなわち、輝度信号の低域成分と高域成分を含むライ
ン（Ｌｎ十ＨｒＬ）は、ローパスフィルタ５１にてその
低域成分のみを取シ出した信号（ＬｒＬ）との減算を減
算器５２にて行ない、その高域成分（Ｈｓ）のみを取シ
出し、加算器５３にて次のラインの低域成分のみからな
る輝度信号（ＬｒＬ＋１）との加算を行ない、そのライ
ンの高域成分を補間している。この時、前記加算器５６
の一方の入力信号である低域成分のみからなる輝度信号
（Ｌｎ＋　＋　）は、単一極性の自然２進コードで符号
化されるものである。もう一方の入力信号となる前記減
算器５２の出力信号１４ＦＬには、正負の極性があり２
の補数コード化されるものである。また、前記加算器５
６の出力信号（Ｌｎ＋＋　十Ｈｎ　）は、単一極性の自
然２進コード化されるものである事から、本発明が適用
できる事が明らかである。

また、一般に２つの信号を用いて演算処理をほどこし伝
送し、受信器側で前記２信号を再生する様な信号処理シ
ステムや、受信器側において、２つの信号の内、一方の
信号に欠落している情報を他方の信号の情報を用い補間
再生する様な信号処理システムにおいても本発明は適用
可能である事も明らかである。

〔発明の効果〕

本発明によれば、本来信号のもつダイナミックレンジの
範囲で信号処理を行なっても、オーバーフロー、アンダ
ースローによる画質劣化が除去可能となる。また、受信
器のダイナミックレンジを必要以上に広く取る必要がな
くなり、受信器の回路規模の縮小につながり、低コスト
化も可能となる。

【図面の簡単な説明】

第１図、第２図は本発明の前提となる時分割多重方式の
送信器、受信器の要部を示す図、第６図は本発明の第１
の実施例を示す図、第４図〜第７図は第６図におけるゲ
ート回路の具体例を示す図、第８図は本発明の第２の実
施例を示す図、第９図は本発明の第３の実施例を示す図
、第１０図は本発明の第４の実施例を示す図、第１１図
は本発明の第５の実施例を示す図、第１２図。第１３図は本発明の他の応用例を示す図である。１８・・・演算回路、１９・・オーバーフロー／アンダー７０−判別回路、２
０　、２１・・・ゲート回路、　２２　、３０・・・加
算器、２６　、３７・・・減算器、２５　、２７　、３１　、３４・・・ＮＯＴ回路、２４
　、２９　、５２　、３３　、３５・・ＡＮＤ回路、２
５　、２８　、３６・・・ＮＯＲ回路。旨代理人弁理士　高　橋　明　メ第　３圓第４邑第Ｓｍ躬乙口第７ｎ第汗第９日１６　２ρ　２／第１ｏ固第　Ｉド σ７　２ψ　ｚｌ第７２１１ｎ３第１３囚

Claims

【特許請求の範囲】１、　テレビジョン信号のデジタル信号処理回路におい
て、２つの入力信号を演算する加算器もしくは減算器と
前記加算器もしくは減算器の出力信号のオーバー７日−
およびアンダーフローを検出する判別回路と、前記加算
器もしくは減算器の出力信号と、前記判別回路の出力信
号とを入力信号とするゲート回路を具備する事を特徴と
するデジタル信号処理回路。２、　前記加算器もしくは減算器の第１の入力信号を単
一極性の自然２進コードで符号化し、第２の入力信号を
２の補数コードで符号化し、前記加算器もしくは減算器
の出力信号を単一極性の、自然２進コードで符号化する
事を特徴とする特許請求の範囲第１項のデジタル信号処
理回路。３　前記加算器もしくは減算器の第１．第２の入力信号
の最上位ゼットと、前記加算冊本し。くは減算器の出力信号の最上位ビットにより、前記オー
バーフローおよびアンダーフローを検出する判別回路を
具備する事を特徴とする特許請求の範囲第１項又は第２
項記載のデジタル信号処理回路。４、　前記加算器もしくは減算器のキャリービットと前
記第２の入力信号の最上位ビットにより、前記オーバー
フローおよびアンダーフローを検出する判別回路を具備
する事を特徴とする特許請求の範囲第１項又は第２項記
載の１デジタル信号処理回路。５、　前記判別回路の第１の出力信号と前記加算器もし
くは減算器の出力信号を入力とする第１のゲート回路と
、前記第１のゲート回路の出力信号と前記判別回路の第
２の出力信号とを入力とする第２のゲート回路を具備す
る事を特徴とする特許請求の範囲第１項記載のデジタル
信号処理回路。６、　前記第１．第２のゲート回路なＮＡＮＤ回路にて
構成する事を特徴とする特許請求の範囲第１項記載のデ
ジタル信号処理回路。Ｚ　前記第１．、第２のゲート回路をＮＯＲ回路にて構
成する事を特徴とする特許請求の範囲第１項記載のデジ
タル信号処理回路。