JPS60218985A - アパチヤ補正回路 - Google Patents
アパチヤ補正回路Info
- Publication number
- JPS60218985A JPS60218985A JP59075029A JP7502984A JPS60218985A JP S60218985 A JPS60218985 A JP S60218985A JP 59075029 A JP59075029 A JP 59075029A JP 7502984 A JP7502984 A JP 7502984A JP S60218985 A JPS60218985 A JP S60218985A
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- Japan
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- signal
- video signal
- output
- aperture correction
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
この発明は、映像信号の輪郭線の強調を行うアパチャ補
正回路に関するものである。
正回路に関するものである。
従来、アパチャ補正回路として２種類のものがある。
第１図は従来のアパチャ補正回路図で、１は映像信号Ｓ
を遅延する遅延線、２はこの遅延線１を経由した映像信
号Ｓｔと、上記映像信号Ｓとの減算を行う減算器、３は
この減算器２の出力と映像信号Ｓの加算を行う加算器で
、その出力端子より補正された画像信号Ｓ、を出力する
。
を遅延する遅延線、２はこの遅延線１を経由した映像信
号Ｓｔと、上記映像信号Ｓとの減算を行う減算器、３は
この減算器２の出力と映像信号Ｓの加算を行う加算器で
、その出力端子より補正された画像信号Ｓ、を出力する
。
次に、信号波形の生成について説明する。
先ず、第２図（１）に示す映像信号Ｓが入力されると、
遅延回路１により遅延され映像信号Ｓ、が減算器２に入
力され、減算器２によってもとの映像信号Ｓとの減算が
行われる。この減算器２の出力は加算器３により、再び
もとの映像信号Ｓと加算され、第２図（２）に示すよう
にアパチャ補正された映像信号Ｓ、が得られる。この映
像信号Ｓ、は白と黒の両方ともアパチャ補正がなされた
ものとなる。
遅延回路１により遅延され映像信号Ｓ、が減算器２に入
力され、減算器２によってもとの映像信号Ｓとの減算が
行われる。この減算器２の出力は加算器３により、再び
もとの映像信号Ｓと加算され、第２図（２）に示すよう
にアパチャ補正された映像信号Ｓ、が得られる。この映
像信号Ｓ、は白と黒の両方ともアパチャ補正がなされた
ものとなる。
また、第３図は他の従来のアパチャ補正回路図を示し、
４，５は互いに直列に接続された遅延線、６はこの遅延
線５の出力と、入力した映像信号Ｓとを加算する加算器
、７はこの加算器６の出力を減衰させる減衰′器、８は
この減衰器７の出力と、遅延線４の出力とを減算する減
算器、９はこの減算器８の出力を所定の値に設定する可
変抵抗器、１０はこの可変抵抗器９の出力と前記遅延１
８４の出力とを加算する加算器、Ｓ、はこの加算器１０
より出力される補正後の映像信号である。
４，５は互いに直列に接続された遅延線、６はこの遅延
線５の出力と、入力した映像信号Ｓとを加算する加算器
、７はこの加算器６の出力を減衰させる減衰′器、８は
この減衰器７の出力と、遅延線４の出力とを減算する減
算器、９はこの減算器８の出力を所定の値に設定する可
変抵抗器、１０はこの可変抵抗器９の出力と前記遅延１
８４の出力とを加算する加算器、Ｓ、はこの加算器１０
より出力される補正後の映像信号である。
次に信号波形の生成について説明する。
映像信号Ｓは遅延線４，５を経由して加算器６に入力さ
れ、もとの映像信号Ｓと加算される。この出力は減衰器
７で減衰されてから減算器８に入力される。一方、遅延
線４だけを経由した映像信号Ｓ、が減算器８に加算され
る。この減算器８の出力は可変抵抗器９を介して加算器
１０に入力され、遅延線４だけを経由した映像信号Ｓ１
と加算される。この加算器１０より得られる補正後の映
像信号Ｓ、は、第４図（２）に示すようにおのおの波形
の立上り部と立下り部に一対の白と黒のアパチャ補正が
されたものとなる。
れ、もとの映像信号Ｓと加算される。この出力は減衰器
７で減衰されてから減算器８に入力される。一方、遅延
線４だけを経由した映像信号Ｓ、が減算器８に加算され
る。この減算器８の出力は可変抵抗器９を介して加算器
１０に入力され、遅延線４だけを経由した映像信号Ｓ１
と加算される。この加算器１０より得られる補正後の映
像信号Ｓ、は、第４図（２）に示すようにおのおの波形
の立上り部と立下り部に一対の白と黒のアパチャ補正が
されたものとなる。
ところが、上述のような従来のアパチャ補正回路におい
ては、得られる映像信号Ｓ、、Ｓ、はおのおの第２図（
２）、第４図（２）に示すように白と黒の両方とも補正
がなされている。
ては、得られる映像信号Ｓ、、Ｓ、はおのおの第２図（
２）、第４図（２）に示すように白と黒の両方とも補正
がなされている。
このため、画面の輪郭線は白と黒が対になって現れるこ
とになり、画面が明るいときには白っぽい輪郭線が目立
たず、画面が暗いときは黒い輪郭線が目立たないので輪
郭が不鮮明となるという問題点がある。これは、特に第
２図（２）に示す従来のアパチャ補正において著しい。
とになり、画面が明るいときには白っぽい輪郭線が目立
たず、画面が暗いときは黒い輪郭線が目立たないので輪
郭が不鮮明となるという問題点がある。これは、特に第
２図（２）に示す従来のアパチャ補正において著しい。
この発明は、上述の問題点を解決する事を目的とする。
又、最適なエツジ信号を選択し得るアパチャ補正回路を
提供する事を目的とする。又、画面の明るさに応じて鮮
明な画像が得られるアパチャ補正回路を提供することを
目的とする。
提供する事を目的とする。又、画面の明るさに応じて鮮
明な画像が得られるアパチャ補正回路を提供することを
目的とする。
以下、この発明の実施例を第５図ないし第８図に再づい
て説明する。なお、従来例と同一または相当部分は同一
の符号を付し、その詳細は省略する。
て説明する。なお、従来例と同一または相当部分は同一
の符号を付し、その詳細は省略する。
第５図はこの発明に係るアパチャ補正回路のブロック図
である。図において、２０は映像信号Ｓを遅延し第１の
信号Ｔを生成する第１の信号生成手段、２１はこの第１
の信号生成手段２０に接続され、第２の信号Ｔ１ を生
成する第２の信号生成手段、２２は前記両エツジ信号Ｔ
、Ｔ、を検波器２８．２９により検波した出力を映像信
号に付加する付加回路である。又、４１．はエツジ信号
付加手段である。
である。図において、２０は映像信号Ｓを遅延し第１の
信号Ｔを生成する第１の信号生成手段、２１はこの第１
の信号生成手段２０に接続され、第２の信号Ｔ１ を生
成する第２の信号生成手段、２２は前記両エツジ信号Ｔ
、Ｔ、を検波器２８．２９により検波した出力を映像信
号に付加する付加回路である。又、４１．はエツジ信号
付加手段である。
上記第１の信号生成手段２０は、変調器２３とこの変調
器２３に接続した遅延１ｓ２４と、この遅延線２４と先
の変調器２３よりおのおの出力された映像信号Ｓ 、Ｓ
ｌの減算を行う減算器２５とより成る。第２の信号生成
手段２１は、映像信号Ｓ１を更に遅延する遅延線２６と
、この遅延線２６よりの出力信号Ｓ、により映像信号Ｓ
ｔの減算を行う減算器２Ｔとより成る。エツジ信号付加
手段４１は、検波器２８．２９と、信号Ｔ、と映像信号
Ｓ１との加算を行う加算器３０と、この加算器３０より
の映像信号に対して検波器２９から得られる信号Ｔ、を
加算する加算器３１とより戊る。
器２３に接続した遅延１ｓ２４と、この遅延線２４と先
の変調器２３よりおのおの出力された映像信号Ｓ 、Ｓ
ｌの減算を行う減算器２５とより成る。第２の信号生成
手段２１は、映像信号Ｓ１を更に遅延する遅延線２６と
、この遅延線２６よりの出力信号Ｓ、により映像信号Ｓ
ｔの減算を行う減算器２Ｔとより成る。エツジ信号付加
手段４１は、検波器２８．２９と、信号Ｔ、と映像信号
Ｓ１との加算を行う加算器３０と、この加算器３０より
の映像信号に対して検波器２９から得られる信号Ｔ、を
加算する加算器３１とより戊る。
上述のように構成したアパチャ補正回路は、次のように
動作する。
動作する。
先ず、第１の信号生成手段２０に第６図（＆）に示す映
像信号Ｓが入力されると、変調器２３．遅延線２４を介
して遅延された映像信号Ｓ、が減算器２５の一方の入力
端子に入力され、他方の入力端子には変調器２３だけを
介した映像信号Ｓが入力される（第６図（ｂ）参照）す
ると、この減算器２５で映像信号Ｓ 、 Ｓ、の減算が
行われ、第６図（ｄ）に示す第１の信号Ｔが出力される
。映像信号Ｓ、は、第２の信号生成手段２１の遅延線２
６により更に遅延される（第６図（ｅ）参照）。この遅
延線２６より出力された映像信号Ｓｓは減算器２７に入
力され、上記映像信号Ｓ、とで減算が行われ、第２の信
号Ｔ、が出力される（第６図（ｅ）参照）。又、先の第
１の信号Ｔとこの第２の信号ＴＩをおのおの検波器２８
．２９で検波し、例えば第６図（ｆ） ＋ （ｇ）に示
すように負のエツジ信号Ｔ、、Ｔ、を得ることができる
。この信号Ｔ、は、加算器３０に入力され、上述の画像
信号Ｓ、と加算される。この加算器３０の出力は更に別
の加算器３１に入力され、この加算器３１により先の信
号Ｔｓとの加算が行われ、これにより第６図（ｈ）に示
すような負のエツジ信号を付加した映像信号Ｓ４が得ら
れる。
像信号Ｓが入力されると、変調器２３．遅延線２４を介
して遅延された映像信号Ｓ、が減算器２５の一方の入力
端子に入力され、他方の入力端子には変調器２３だけを
介した映像信号Ｓが入力される（第６図（ｂ）参照）す
ると、この減算器２５で映像信号Ｓ 、 Ｓ、の減算が
行われ、第６図（ｄ）に示す第１の信号Ｔが出力される
。映像信号Ｓ、は、第２の信号生成手段２１の遅延線２
６により更に遅延される（第６図（ｅ）参照）。この遅
延線２６より出力された映像信号Ｓｓは減算器２７に入
力され、上記映像信号Ｓ、とで減算が行われ、第２の信
号Ｔ、が出力される（第６図（ｅ）参照）。又、先の第
１の信号Ｔとこの第２の信号ＴＩをおのおの検波器２８
．２９で検波し、例えば第６図（ｆ） ＋ （ｇ）に示
すように負のエツジ信号Ｔ、、Ｔ、を得ることができる
。この信号Ｔ、は、加算器３０に入力され、上述の画像
信号Ｓ、と加算される。この加算器３０の出力は更に別
の加算器３１に入力され、この加算器３１により先の信
号Ｔｓとの加算が行われ、これにより第６図（ｈ）に示
すような負のエツジ信号を付加した映像信号Ｓ４が得ら
れる。
このように検波器２８．２９に於ける検波特性に応じて
最適な輪郭強調の為された鮮明な画像を生成することが
できる。なお、Ｘｌ、Ｙ、は映像信号の基準位相を示す
。
最適な輪郭強調の為された鮮明な画像を生成することが
できる。なお、Ｘｌ、Ｙ、は映像信号の基準位相を示す
。
尚、画像に負のエツジ信号を付加する場合について述べ
たが、本発明では検波器２８．２９の検波特性は画面の
明るさに応じて生成される切換信号Ｅにより切換えられ
る。
たが、本発明では検波器２８．２９の検波特性は画面の
明るさに応じて生成される切換信号Ｅにより切換えられ
る。
第７図はその為の画面の明るさを検出するエツジ信号を
切換える為の切換制御回路例を示す図である。この切換
制御回路は、輝度信号Ｙに応じて切換信号Ｅを送出する
検出手段としての切換信号送出部４０を含み切換信号Ｅ
により検波器２８゜２９０検波特性が自動的に切り換わ
る。上記切換信号送出部４０は輝度信号Ｙを積分する積
分回路４３と、この積分回路４３に接続されたヒステリ
シスコンパレータ４４と、このヒステリシスコンパレー
タ４４に基準電圧を供給する基準電圧発生回路４５とよ
り成る。積分回路４３は一対の入力端子４３ａ、４３ｂ
と出力端子４３Ｃを有してい信号Ｙ１垂直同期信号Ｐが
入力される。ヒステリシスコンパレータ４４は、一対の
入力端子４４ ａ。
切換える為の切換制御回路例を示す図である。この切換
制御回路は、輝度信号Ｙに応じて切換信号Ｅを送出する
検出手段としての切換信号送出部４０を含み切換信号Ｅ
により検波器２８゜２９０検波特性が自動的に切り換わ
る。上記切換信号送出部４０は輝度信号Ｙを積分する積
分回路４３と、この積分回路４３に接続されたヒステリ
シスコンパレータ４４と、このヒステリシスコンパレー
タ４４に基準電圧を供給する基準電圧発生回路４５とよ
り成る。積分回路４３は一対の入力端子４３ａ、４３ｂ
と出力端子４３Ｃを有してい信号Ｙ１垂直同期信号Ｐが
入力される。ヒステリシスコンパレータ４４は、一対の
入力端子４４ ａ。
４４ｂと出力端子４４Ｃを有し、入力端子４４ａ。
４４ｂはおのおの積分回路４３、基準電圧発生回路４５
に接続されている。基準電圧発生回路４５は、直流電源
４６と、この直流電源４６に直列に接続された可変抵抗
器４７とより成る。上述の検波器２８．２９は、おのお
の切換スイッチ４８゜４９と、この切換スイッチ４８．
４９に接続されたダイオード５０，５１，５２．５３と
より成る。
に接続されている。基準電圧発生回路４５は、直流電源
４６と、この直流電源４６に直列に接続された可変抵抗
器４７とより成る。上述の検波器２８．２９は、おのお
の切換スイッチ４８゜４９と、この切換スイッチ４８．
４９に接続されたダイオード５０，５１，５２．５３と
より成る。
次に動作を説明する。
輝度信号Ｙが積分回路４３に入力されると、輝度信号Ｙ
が積分される。この積分は、積分回路４３の入力端子４
３ｂに垂直同期信号アが入力され、リセット状態になる
まで行われる。従って、１フィールド分の積分が行われ
る。この積分出力は、次段のヒステリシスコンパレータ
４１に入力され、基準電圧と比較されて出力端子４４Ｃ
から切換信号Ｅが送出される。すると、この切換信号Ｅ
に基が作動する。輝度信号Ｙの積分値が基準電圧より低
い場合ダイオード５１．５３側に接続され、第８図（ｄ
） 、 （ｅ）に示す第１および第２の信号Ｔ 、 Ｔ
。
が積分される。この積分は、積分回路４３の入力端子４
３ｂに垂直同期信号アが入力され、リセット状態になる
まで行われる。従って、１フィールド分の積分が行われ
る。この積分出力は、次段のヒステリシスコンパレータ
４１に入力され、基準電圧と比較されて出力端子４４Ｃ
から切換信号Ｅが送出される。すると、この切換信号Ｅ
に基が作動する。輝度信号Ｙの積分値が基準電圧より低
い場合ダイオード５１．５３側に接続され、第８図（ｄ
） 、 （ｅ）に示す第１および第２の信号Ｔ 、 Ｔ
。
の内の正のエツジ信号成分だけが検波され、同図（’）
＋ （ｇ）に示す正のエツジ信号成分だけを有した信
号がＴ、、Ｔ、として得られる。この信号Ｔ、。
＋ （ｇ）に示す正のエツジ信号成分だけを有した信
号がＴ、、Ｔ、として得られる。この信号Ｔ、。
■、をもとにして最終的には第５図の付加回路２２から
、正のエツジ信号を付加する事により白い輪郭を付した
鮮明な画像の再現ができる映像信号Ｓ４が得られる。輝
度信号の積分レベルが基準電圧よりも高いと切換スイッ
チ４８．４９がダイオード５０．５２側に切換えられ、
同様にして黒枠を形成するための負のエツジ信号が付加
された映像信号が得られる。
、正のエツジ信号を付加する事により白い輪郭を付した
鮮明な画像の再現ができる映像信号Ｓ４が得られる。輝
度信号の積分レベルが基準電圧よりも高いと切換スイッ
チ４８．４９がダイオード５０．５２側に切換えられ、
同様にして黒枠を形成するための負のエツジ信号が付加
された映像信号が得られる。
画面に黒枠を形成するか白枠を形成するかは、画面の明
るさに応じて行うが、その白黒の基準値は、基準電圧発
生回路４５の可変抵抗４７を変化させることにより所望
の値にセットできる。
るさに応じて行うが、その白黒の基準値は、基準電圧発
生回路４５の可変抵抗４７を変化させることにより所望
の値にセットできる。
このように、検波器２８．２９の検波特性が自動的に切
換えられるので、使用者の手をわずられすことなく、常
に最適なアパチャ補正が為される。
換えられるので、使用者の手をわずられすことなく、常
に最適なアパチャ補正が為される。
以上説明したように、この発明によれば、画面の明るさ
に応じて最適なアパチャ補正が為されるので常に鮮明な
画像が得られる効果がある。
に応じて最適なアパチャ補正が為されるので常に鮮明な
画像が得られる効果がある。
第１図は従来のアパチャ補正回路図、第２図（１）。
（２）は第３図の入出力波形図、第３図は従来の他のア
パチャ補正回路図、第４図（１） 、 （２１は第３図
の入出力波形図、第５図はこの発明に係るアパチャ補正
回路の一例を示す図、第６図（ａ） ｌ （ｂ） ｌ
（ｅ） Ｉ （ｄ） ＋（ｅ） 、 （ｆ） Ｉ Ｃｇ
））は第５図の各部の信号波形図、第７図は切換制御回
路の実施例を示す図、第８図（ａ） 、 （ｂ）。 （ｃ） 、 （ａ） ｒ （ｅ） ｒ （ｆ） ｔ （
ｇ） ＋ （ｈ）はこの発明に係る信号波形図である。 ２０・・・・・・第１の信号生成手段 ２１・・・・・・第２の信号生成手段 ２２・・・・・・付加回路 ２８．２９・・・・・・検波器 ■・・・・・・・・・第１の信号 ■、・・・・・・第２の信号 ４０・・・・・・検出手段としての切換信号送出部４１
・・・・・・エツジ信号付加手段 第１図 第２図
パチャ補正回路図、第４図（１） 、 （２１は第３図
の入出力波形図、第５図はこの発明に係るアパチャ補正
回路の一例を示す図、第６図（ａ） ｌ （ｂ） ｌ
（ｅ） Ｉ （ｄ） ＋（ｅ） 、 （ｆ） Ｉ Ｃｇ
））は第５図の各部の信号波形図、第７図は切換制御回
路の実施例を示す図、第８図（ａ） 、 （ｂ）。 （ｃ） 、 （ａ） ｒ （ｅ） ｒ （ｆ） ｔ （
ｇ） ＋ （ｈ）はこの発明に係る信号波形図である。 ２０・・・・・・第１の信号生成手段 ２１・・・・・・第２の信号生成手段 ２２・・・・・・付加回路 ２８．２９・・・・・・検波器 ■・・・・・・・・・第１の信号 ■、・・・・・・第２の信号 ４０・・・・・・検出手段としての切換信号送出部４１
・・・・・・エツジ信号付加手段 第１図 第２図
Claims (1)
- 映像信号の輝度レベルを検出する検出手段と、該検出手
段の出力に応じて互いに＾なるエツジ信号を選択的に映
像信号に付加するエツジ信号付加手段とを有するアパチ
ャ補正回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59075029A JPS60218985A (ja) | 1984-04-16 | 1984-04-16 | アパチヤ補正回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59075029A JPS60218985A (ja) | 1984-04-16 | 1984-04-16 | アパチヤ補正回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60218985A true JPS60218985A (ja) | 1985-11-01 |
Family
ID=13564342
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59075029A Pending JPS60218985A (ja) | 1984-04-16 | 1984-04-16 | アパチヤ補正回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60218985A (ja) |
-
1984
- 1984-04-16 JP JP59075029A patent/JPS60218985A/ja active Pending
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