JPS6022424Y2 - デ−タ転送装置 - Google Patents

Description

【考案の詳細な説明】 本考案はデータ転送装置に関し、特に対象とするデータ
をそのビット数とは異なるビット数のメモリでなるメモ
リ装置を使って転送する場合に適用するものである。

この種のデータ転送装置においては一般に、転送すべき
データをメモリに記憶させる際及び記憶されたデータを
メモリから読出す際にデータの編集を行うようになされ
ており、従来例えば第１図及び第２図の構成のものが用
いられていた。

第１図の場合は例えば８ビツトのデータを４ビツトのメ
モリを使って転送するもので、入力ラインＬ１に到来し
た８ビツトの入力データＤ１を８ビツトの入力レジスタ
１に並列に受ける。

このレジスタ１へのデータの書込み及び読出しは転送指
令ＴＲＣによって動作する入力メモリ制御装置２によっ
て制御され、それぞれ直列４ビツトで構成された第０、
第１、第２・・・第ｎ＋１番地のメモリＭＯ，Ｍｌ、
Ｍ２−−−Ｍ （ｎ−４−１） 、、、を有するメモリ
装置３に記憶される。

この場合人力メモリ制御装置２は入力レジスタ１を４ビ
ツトづつ２群に分割し、先ず第１群の分割データをレジ
スタ１から読出してメモリＭＯ〜Ｍ（ｎ＋１）・・・の
１つ例えば第０番地のメモリに直列に記憶させ、次に第
２群の並列データをレジスタ１から読出して隣りの第１
番地のメモリＭ１に直列に記憶させる。

かくしてメモリ装置３に記憶されたデータは、出力メモ
ＩＪ−ｉｌ制御装置４の制御の下に出力レジスタ５に読
出される。

ここで出力レジスタ５は並列８ビツトで構成され、先ず
第０番地のメモリＭＯの記憶データを第１〜第４ビツト
に記憶し、次に第１番地のメモリＭ１の記憶データを第
５〜第８ビツトに記憶する。

このようにして出力レジスタ５に記憶されたデータは並
列出力データＤ２として出力ラインＬ２に送出され、か
くしてメモリ制御装置２及び４の制御の下に入力ライン
Ｌｌに到来した８ビツトのデータを４ビツトのメモリを
有するメモリ装置３を介して出力ラインＬ２に転送する
ことができる。

第１図の方法によれば、データを転送するための手順と
して、 （１ａ） 入力ラインＬ１の８ビツトのデータを入力
レジスタ１に書込み、 （１ｂ） 入力レジスタ１の第１群の４ビツトのデー
タを読出して第０番地のメモリＭＯに記憶させ、 （ＩＣ） 入力レジスタ１の第２群の４ビツトのデー
タを読出して第１番地のメモリＭ１に記憶させる という３段階の手順が入力データＤ１をメモリ装置３に
記憶するために必要であり、また （１ｄ） 第０番地のメモリＭＯから第１群の４ビツ
トのデータを読出して出力レジスタ５に書込ませ、 （ｌｅ） 第１番地のメモリＭ１から第２群の４ビツ
トのデータを読出して出力レジスタ５に書込ませ、 （１ｆ）出力レジスタ５の８ビツトのデータを出力ライ
ンＬ２に送出させる という３段階の手順がメモリ装置３に記憶されたデータ
を出力ラインＬ２に送出するために必要である。

これに対して第１図と同様の構成を用いて４ビツトのデ
ータを転送するには第２図に示す如く、８ビツトの入力
ラインＬ１のうち第５〜第８ビツトを用いてデータを転
送するようにしてこの４ビツトのデータを入力レジスタ
１の第５〜第８ビツトにて受ける。

この場合人力メモリ制御装置２は入力レジスタ１の第５
〜第８ビツトのデータをメモリ装置３の第０番地のメモ
リＭＯに記憶させる。

これに対して出力メモリ制御装置４は第０番地のメモリ
ＭＯに記憶されているデータを読出して出力レジスタ５
の第５〜第８ビツトに記憶させる。

かくして８ビツトの出力ラインＬ２へは出力レジスタ５
の記憶内容が送出され、第５〜第８ビツトの出力ライン
Ｌ２を用いて４ビツトのデータの転送が行われる。

第２図のように４ビツトのデータの転送は８ビツトの入
、出力用レジスタ１，５の一部を用いて行われるが、そ
の制御手順としては、先ずメモリ装置３へ入力ラインＬ
１のデータを記憶させるにつき入力レジスタ１に入力デ
ータを書込み、そのデータをメモリＭＯに記憶するとい
う２段階で済み、次にメモリ装置３の記憶データを出力
ラインＬ２へ送出させるにつきメモリＭＯの記憶データ
を出力レジスタ５に書込み、そのデータを出力ラインＬ
２へ送出するという２段階で済む。

以上は８ビツトのデータを４ビツトづつメモリ装置に記
憶し、その後８ビツトのデータとして出力する場合を述
べたが、４ビツトのデータを４ビツトごとメモリ装置に
記憶し、８ビツトのデータとして読出すようにしたもの
または８ビツトのデータを４ビツトづつメモリ装置に記
憶し４ビツトごとのデータとして出力するものも従来か
ら用いられていた。

この場合も８ビツトを４ビツトごとに記憶する際、４ビ
ツトごとに記憶したものを８ビツトで読出す際には段階
を経て行なわれていた。

以上のように到来したデータを編集してメモリ装置へ記
憶し、またメモリ装置から出力ラインへ記憶データを送
出するにつき、できるだけ少ない手順数で実現できれば
、データの転送時間の短縮及びメモリ装置に対する制御
回路の簡易化ができるので望ましい。

本考案はこのような要求を十分満足させ得るデータ転送
装置を容易に実現できるようにしたもので、メモリ装置
への各データの記憶順序及びメモリ装置からの各データ
の読出順序を制御することにより編集に要する処理手順
数を有効に低減させたものである。

−以下第１図及び第２図との対応部
分に同一符号を附して示す図面について本考案の一例を
詳述するに、第３図は入力ラインＬ１に到来した８ビツ
トのデータを４ビツトのメモリＭＱ、 Ｍｌ・・・Ｍ（
ｎ＋１）・・・に記憶し、この各メモリのデータを８ビ
ツトの出力ラインＬ２に順次送出する場合の実施例を示
す。

この場合到来した８ビツトのデータのうち、４ビツト分
すなわち第１〜第４ビツトが４ビツトの入力側レジスタ
１１に並列に書込まれ、そのデータが入力メモリ制御回
路１２を介してメモリ装置３の第０番地のメモリＭＯに
直列に記憶される。

これに対して到来したデータのうち残る４ビツト分すな
わち第５〜第８ビツトは直列入力メモリ制御装置１２を
介してメモリ装置３の第１番地のメモリＭｌに直列に記
憶される。

一方メモリ装置３の第０番地のメモリＭＯに記憶された
４ビツトの直列データは出力メモリ制御回路１４によっ
て４ビツトの出力レジスタ１５に並列に読出される。

ここでメモリ装置３の第１番地メモリＭ１に記憶された
４ビツトの直列データは出力メモリ制御回路１４によっ
て出力レジスタ１５の記憶を読出すと同時に出力ライン
Ｌ２に送出され、かくして全体として８ビツトのデータ
が出力ラインＬ２に送出される。

入力及び出力メモリ制御回路１２及び１４は第４図に示
す如く、入出力制御装置１６によって次のように制御さ
れる。

すなわち入力制御回路１２は入力レジスタ１１の出力側
に設けられた第１のスイッチ回路２１と、入力ラインＬ
１の第５〜第８ビツトのデータをそれぞれ受けるスイッ
チａ５〜ａ８を有する第２のスイッチ回路２２とを有し
、第１のスイッチ回路２１は入出力制御回路１６の書込
指令Ｗｌによって入力レジスタ１１が第１〜第４ビツト
のデータを時間順次に読出すときに入出力制御回路１６
によって閉じられる。

従って入力レジスタ１１の第１〜第４ビツトのデータは
並列にメモリ装置３の入力回路２３に与えられる。

なお図では１本の線で描いているがレジスタ１１からメ
モリ装置に至る配線はビット数に応じたものである。

一方第２のスイッチ回路２２の各スイッチａ５〜ａ８は
入出力制御回路１６によって同時に閉じられ、かくして
各スイッチａ５〜ａ８を通じて第５〜第８ビツトのデー
′夕が並列にメモリ装置３の入力回路２３に与えられる
。

同様にスイッチ回路２２から入力回路２３への配線もビ
ット数に応じたものである。

メモリ装置３の各メモリＭＱ、 Ｍｌ・・・は直列４ビ
ツト構戊でなり、入出力制御回路１６から書込信号Ｗが
与えられたとき入力回路２３に到来した４ビツトのデー
タを読込み、また読出信号Ｒが与えられたとき各メモリ
ＭＱ、 Ｍｌ・・・の記憶データを読出して出力回路２
４から読出すようになされている。

入力回路２３及び出力回路２４はそれぞれ入出力制御回
路１６から書込信号Ｗ及び読出信号Ｒが到来したときア
ドレスデコーダ２５から送出されるアドレス信号ＡＲ１
及びＡＲ２によってメモリＭＱ、 Ｍｌ、・・・をアド
レスする。

なおこの実施例の場合、メモリ装置３、入力回路２３、
出力回路２４及びアドレスデコーダ２５は１チツプのＩ
Ｃ回路２６内に構成されているものとする。

アドレスデコーダ２５は、入出力制御回路１６から与え
られるカウントパルスＰＣを計数する例えば５ビツトの
アドレスカウンタ２７のカウント出力を順次アドレス信
号ＡＲ１又はＡＲ２に変換するもので、メモリ装置３へ
のデータの読込み時又はメモリ装置３からのデータの読
出し時にアドレスカウンタ２７ノ内容カｒ０００００Ｊ
、ｒｏｏｏｏｌＪ。

’０００１０Ｊ、 ’０００１１Ｊ・・・とカウントア
ツプして行くに応じてこれをアドレス信号に変換する。

すなわちアドレスデコーダ２７はアドレスカウンタから
の信号に応じてメモリ装置のアドレスを設定する。

さらにアドレスカウンタ２７の５ビツトの出力のうち最
下位ビットの出力線に、入出力制御回路１６の書込み又
は読出し切換信号ＣＷ又はＣＲによって切換動作する切
換スイッチ２８が設けられている。

この切換スイッチ２８は切換信号ＣＷによって書込み側
切換位置ａになったときアドレスカウンタ２７の最下位
ビットをインバータ２９によって反転してアドレスデコ
ーダ２５に与える。

これに対して切換スイッチ２８は切換信号ＣＲによって
読出し側切換位置すになったときアドレスカウンタ２７
の最下位ビットを反転せずに直接アドレスデコーダ２５
に与える。

かくしてアドレスデコーダ２５は、アドレスカウンタ２
７が’ ０００００ Ｊ、 ’ ００００１ヨ、 ’
０００１０ Ｊ。

’ ０００１１Ｊ・・・とカウントアツプして行ったと
き、書込み時にはインバータ２９を介して’ ００００
１ Ｊ。

１０００００Ｊ、ｒｏｏｏｌｌＪ、ｒＯｏｏｌＯＪ・・
・ニ変換すレタ入力に応じてメモリ装置３の各メモリを
ｌ′″１．。

ＯＪ９ ’３Ｊ？ ’２Ｊ・・・番地の順にアドレスす
る。

これに対して読出し時にはアドレスデコーダ２５にイン
バータ２９を介さず’０００００Ｊ、 ’００００１Ｊ
。

”０００１０．、 ’０００１１Ｊ・・・が入力される
ことによりメモリ装置３の各メーモリをｒ □ Ｊ、
ｒ” １．、 Ｉ″２Ｊ。

ｒ３Ｊ・・・番地の順にアドレスする。

このようにして出力回路２４から読出されたデータのう
ち第０番地のメモリＭＯの出力は第３のスイッチ３１を
介して出力レジスタ１５に与えられ、その記憶内容が出
力用第４スイッチ回路３２を介して並列データとして出
力ラインＬ２の第１〜第４ビツトに送出される。

また出力回路２４から読出された第１番地のメモリＭ１
の出力は第５スイッチ回路３３を介して並列データとし
て出力ラインＬ２の第５〜第８ビツトに送出される。

ここで第４のスイッチ回路３２は入出力制御回路１６の
出力指令ＯＴ１によって同時に閉じるスイッチｂ１〜ｂ
４でなり、また第５のスイッチ回路３３は入出力制御回
路１６の出力指令ＯＴ２によって同時に閉じて行くスイ
ッチ０５〜Ｃ８でなる。

またスイッチ回路３２及び３３は同時に閉じるのでメモ
リ装置３のメモリＭＱ、 Ｍｌからの出力は並列８ビツ
トの出力となり出力ラインＬ２に送出される。

なおメモリ装置３とレジスタ１５、スイッチ回路３３間
はビット数に応じた配線である。

以上の構成において、入力ラインＬ１から第５図Ａに示
す如く転送時間ＴＲの間入カデータＤ１が到来すると、
入力データＤ１と同期して到来する転送指令ＴＲＣによ
って入出力制御回路１６が第５図りに示す如く入力レジ
スタ１１に対して読込信号ＷＩを与えると共に、第５図
Ｅに示す如く第２のスイッチ回路２２に対して閉信￥Ｌ
１を与える。

従って入力ラインＬ１から到来した入力データＤ１のう
ち第１〜第４ビツトが入力レジスタ１１に読込まれると
同時に、第５〜第８ビツトが第２のスイッチ回路２２を
介して入力回路２３に入力する。

一方この転送時間ＴＲの間に入出力制御回路１６は切換
スイッチ２８に反転側の切換位置ａへの切換信号ＣＷを
与えると同時に入力回路２３に対して書込信号Ｗ（第５
図Ｃ）を与える。

このときアドレスカウンタ２７はｒｏｏｏｏｏＪの状態
にあるからアドレスデコーダ２５にはアドレスカウンタ
２７の出力をインバータ２９によって反転したアドレス
入力ｒ″００００１．が与えられ、これによりアドレス
デコーダ２５は第１番地メモリＭ１をアドレスしく第５
図Ｂ）、従って入力回路２３に入力された第５〜第８ビ
ツトのデータを第１番地メモリＭ１に記憶させる。

かくして転送時間「Ｒの間に到来したデータのうち第５
〜第８ビツトを第１番地メモリＭｌに記憶し、かつ第１
〜第４ビツトを入力レジスタ１１に記憶した状態が得ら
れるが、転送時間ＴＲが経過すると入出力制御回路１６
がアドレスカウンタ２７に対してカウントパルスを与え
て’ｏｏｏｏｉヨにカウントアツプさせる。

このときアドレスデコーダ２５にはインバータ２９を介
してアドレス出力″ｏｏｏｏｏヨが与えられるので、ア
ドレスデコーダ２５は入力回路２３を介して第０番地メ
モリＭＯをアドレスする。

これと同時に入出力制御回路１６は第１のスイッチ回路
２１に対して閉信ｆＬ２を与えると共に（第５図Ｆ）、
入力回路２３に対して再度書込指令Ｗ（第５図Ｃ）を与
える。

そこで入力レジスタ１１に記憶されている第１〜第４ビ
ツトのデータが第１のスイッチ回路２１及び入力回路２
３を介して第０番地メモリＭＯに記憶される。

なおこのときスイッチ回路２２にはＣＬｌは伝えられて
おらず、各スイッチは開である。

このようにして第４図の構成に依れば、第５〜第８ビツ
トのデータを第１番地メモリＭ１に記憶すると同時に第
１〜第４ビツトのデータを入力レジスタ１１に読込む第
１の手順と、この入力レジスタ１１の第１〜第４ビツト
のデータを第０番地メモリＭＯに記憶する第２の手順と
の２つの手順で、到来したデータを失うことなく確実に
メモリ装置３に記憶できる。

次に第０番地メモリＭＯ及び第１番目メモリＭｌに記憶
されたデータを読出すには、アドレスカウンタ２７をｒ
″ｏｏｏｏｏ、にした状態において、入出力制御回路１
６から切換スイッチ２Ｂに対して非反転側の切換位置ｂ
ヘスイッチを切換える切換信号ＣＲを与えることにより
アドレスカウンタ２７の内容を反転することなく直接ア
ドレスデコーダに与える。

この状態で入出力制御回路１６が出力回路２４に対して
読出指令Ｒを与えると、アドレスデコーダ２５が出力回
路２４を介して第０番地メモリＭＯをアドレスし、この
第０番地メモリＭＯに記憶されている第１〜第４ビツト
のデータが読出される。

これと同時に入出力制御回路１６から第３のスイッチ回
路３１に対して閉信号ＣＬ３が与えられることにより、
出力回路２４を介して読出された第０番地メモリＭＯの
データが出力用レジスタ１５に記憶される。

以上の読出動作が終ると次に、入出力制御回路１６はア
ドレスカウンタ２７にカウントパルスを与えて”０００
０１ヨにカウントアツプさせると共に、再度出力回路２
４に再度読出指令Ｒを与える。

このときもアドレスデコーダ２５にはアドレスカウンタ
２７の内容’ ００００１Ｊが反転されずに直接与えら
れ、これにより出力回路２４を介して第１番地メモリＭ
１をアドレスし、この第１番地メモリＭ１に記憶されて
いる第５〜第８ビツトのデータが読出される。

これと同時に入出力制御回路１６から第５のスイッチ回
路３３に対して閉信ＯＴ２が与えられることにより、出
力回路２４を介して読出された第１番地メモリＭ１のデ
ータが出力ラインＬ２の第５〜第８ビツトに送出される
。

さらにこれと同時に入出力制御回路１から第４のスイッ
チ回路３２に対して閉信号のＯＴｌが与えられることに
より出力用レジスタ１５の記憶データが出力ラインＬ２
の第５〜第８ビツトに送出される。

このように第４図の構成に依れば、出力ラインＬ２にデ
ータを送出するにつき、第０番地メモリＭＯに記憶され
た第１〜第４ビツトのデータを出力レジスタ１５に読出
しておく第１の手順と、そのデータを第１番地メモリＭ
１に記憶されている第５〜第８ビツトのデータを出力ラ
インＬ２（７）第５〜第８ビツトに送出する際に同時に
出力ラインＬ２の第１〜第４ビツトに送出する第２の手
順との２つの手順で実行できる。

なお上述の実施例においては、８ビツトの入力データを
４ビツトのメモリでなるメモリ装置において一旦記憶し
た後、８ビツトの出力データとして送出するようにした
場合の実施例を述べたがこれに限らず、例えば１６ビツ
トのデータを８ビツトのメモリ装置を介して転送する場
合等種々のビット数の場合に本考案を適用し得る。

また第３図に対応させて第６図に示す如く、８ビツトの
入力ラインＬ１から到来する４ビツトのデータを一旦４
ビットのメモリ装置３に記憶させ、この記憶を読出して
８ビツトの出力ラインＬ２に転送させるには、第４図の
構成を使ってメモリ装置３へ記憶させるために１手順で
済み、またメモリ装置３から読出すために１手順で済む
ようにできる。

この場合転送すべき４ビツトのデータは入力ラインＬ１
の第５〜第８ビツトを使って伝送されて来る。

そこで入出力制御回路１６は第２のスイッチ回路２２に
対して閉信号−ＣＬｌを与えることにより入力回路２３
に入力データを入力する。

これと同時に入出力制御回路１６は切換スイッチ２８に
対して非反転切換信号ＣＲを与えてアドレスカウンタ２
７の内容ｒ０００００ヨを反転させずに直接アドレスデ
コーダ２５に送る。

従ってアドレスデコーダ２５は入出力制御回路１６から
読込信号−ＣＷが与えられると第０番地メモリＭＯに第
５〜第８ビツトのデータを記憶する。

これに対して第０番地メモリＭＱに記憶されたデータは
入力制御回路１６が第５のスイッチ回路３３に閉信号Ｏ
Ｔ２を与えると共に、出力回路２４に読出指令Ｒを与え
ることにより、出力ライン２２の第５〜第８ビツトに送
出される。

このように４ビツトのデータを転送する際のメモリ装置
３への記憶又は読出をそれぞれ１手順で実行きることに
なる。

以上のように本考案に依れば、転送すべきデータを半分
に分割し、その一方を入力レジスタに記憶すると同時に
他方をメモリ装置に直接書込ませるようにしたことによ
り従来の場合に比し書込みに要する手順を半減させるこ
とができ、またメモリ装置に記憶したデータを読出すに
際して先ず一方のデータを読出して出力レジスタに記憶
させた後、他方のデータを直接出力ラインに送出させる
と同時に出力レジスタのデータを一緒に送出させるよう
にしたことにより、読出しに要する手順を従来の場合に
比し半減させることができる。

また上述の実施例の場合のように、分割されたデータを
アドレスカウンタのカウントアツプ出力によって予定の
順序でしかもその順序の番地を有するメモリに記憶させ
るにつき、メモリ装置に入力される順序が入れ替ってし
まうような場合には、アドレスカウンタ２７の出力をイ
ンバータ２９によって反転させてアドレス番地を入れ替
えるようにすれば比較的簡易な構成によってメモリ装置
への記憶順序の修正をなし得る。

【図面の簡単な説明】

第１図及び第２図は従来のデータ転送装置を示すブロッ
ク図、第３図は本発明に依るデータ転送装置の一例を示
すブロック図、第４図はその詳細構成を示す系統的接続
図、第５図はその動作の説明に供する信号波形図、第６
図は本発明の他の実施例を示すブロック図である。 ３・・・・・・メモリ装置、１１・曲・入力レジスタ、
１２・・・・・・入力メモリ制御回路、１４・・・・・
・出力メモリ制御装置、１５・・・・・・出力レジスタ
、１６・曲・入出力制御回路、２１，２２，３１，３２
，３３・曲・スイッチ回路、２３・・・・・・入力回路
、２４・・曲出力回路、２５・曲・アドレスデコーダ、
２７・曲・アドレスカウンタ、２８・・曲切換スイッチ
、２９・・・・・・インバータ。

Claims (1)

1. 【実用新案登録請求の範囲】 １ 人力ラインに到来した入力データを一旦メモリ装置
   に記憶し当該メモリ装置の記憶データを読出して出力ラ
   インへ出力データとして転送するデータ転送装置におい
   て、上記入力データを２分割してその一方の分割データ
   を入力レジスタに記憶すると共に当該記憶動作をしてい
   る間に他方の分割データを直接上記メモリ装置に記憶し
   、その後上記入力レジスタに記憶している上記一方の分
   割データを上記メモリ装置に記憶するようにしたことを
   特徴とするデータ転送装置。 ２ 上記メモリ装置に記憶している分割記憶データのう
   ちいずれか一方を読出して出力レジスタに記憶し、その
   後桟る上記分割記憶データを上記メモリ装置から読出し
   て上記出力レジスタに記憶されている上記一方の分割記
   憶データと一緒に上記出力ラインに送出するようにして
   なる実用新案登録請求の範囲第１項に記載のデータ転送
   装置。 ３ 上記メモリ装置はアドレスカウンタのカウントアツ
   プ出力によって順次番地をアドレスされる多数のメモリ
   を有し、上記アドレスカウンタの出力の最下位ビットに
   インバータを設けることにより上記他方の分割データ及
   び上記一方の分割データの入力順次が入れ替ったことに
   対応して上記メモリに対するアドレス順序を入れ替える
   ようにしてなる実用新案登録請求の範囲第１項に記載の
   データ転送装置。