JPS60225930A

JPS60225930A - 複合機能ｃｐｕにおけるプリンタインタフエ−ス

Info

Publication number: JPS60225930A
Application number: JP59083272A
Authority: JP
Inventors: Takatoshi Ishii; 石井　孝寿; Ryozo Yamashita; 良蔵山下
Original assignee: ASCII Corp
Current assignee: ASCII Corp
Priority date: 1984-04-25
Filing date: 1984-04-25
Publication date: 1985-11-11

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［技術分野１本発明は、複合機能ＣＰＵｋ、ｆｌｌｌする。

［背景技術］マイクロプロセッサを利用した端末装置またはパーソナ
ルコンビュータ等のシステムは、マイクロプロセッサ（
以下、ＣＰＵという）と、その周辺回路とで構成されて
いた。ところで、半導体技術の進歩によって、ＣＰＵの
周辺回路の一部を、ＣＰＵと共に１つのパッケージに組
み込むことができるようになり、これを複合機能ＣＰＵ
と呼んでいる。

この複合機能ＣＰＵは、入力／出ｈデバイスを直接駆動
する小規模システムに有効であるが、大規模システムで
はそれほど有効ではない。つまり、大規模システムにお
いては、ＩＣパッケージのビン数が制限されているため
に、複合機能ＣＰＵを使用することができず、五用ＣＰ
Ｕと大規模周辺回路を組み合わせて使用している。

次に、従来の複合機能ＣＰＵの一例について説明する。

第１図は、従来の複合弯能ＣＰＵおよびキーボードを示
すものであり、特にそのキーボードインタフェース回路
を示すブロック図である。

第１図において、°複合機能ｃｐｕｉは、ｃｐｕ（２８
０）２とその周辺回路とで構成されており、この複合機
能ＣＰＵ１は、周辺回路の一部であるパラレルインタフ
ェース（Ｐ　ｌ０８２５５）３を有する。このパラレル
インタフェース３は、ＬＳＩの一種であり、ボートＢ、
Ｃをキーボード用に使用し、ボートＡは別の機能として
使用している。

つまり、パラレルインタフェース３のボートＣは、キー
ボードスキャンデータおよびＬＥＤ駆動データとして使
用し、そのボートＢは、キーボードリターンライン入力
ポートとして使用している。

また、デコーダ４は、ボートＣからのスキャン信号ＫＢ
Ｏ〜ＫＢ４に応じて、キーボードマトリックススキャン
ラインＫＢＹＯ−ＫＢＹ９を駆動するものである。ドラ
イバＩＣ６は、ボートＣからのキャップス（ＣＡＰＳ）
信号に応じて、ＬＥＤ７を駆動するものである。

キーボード５は、図示しないキー接点を介して、キーボ
ード５のスキャンラインとリターンラインとが接触され
ている。つまり、１０本のスキャンラインが順次Ｏにな
るが、あるスキャンラインが０のときに、そのスキャン
ラインに対応した接点が押されていると、そのスキャン
ラインに対応したリターンラインが０になることによっ
て、キー押下を検出する。　゛上記従来例は、キーボードマトリックス５と［ＥＤドラ
イバＩＣ６とを複合機能ＣＰＵ１に直接接続することが
できるが、この場合、スキャンデータ信号（デコーダ４
の出力）用のピン１０本と、リターン信号ＫＢＸＯ〜Ｋ
ＢＸ７用のピン８本と、キャップス信号用のピン１本の
合計１９本のピンが必要となる。

ところが、上記のようにキーボードマトリックス５とＬ
ＥＤドライバＩＣ６とを複合機能ＣＰＵ１に接続する場
合に、１９本もピンを使用すると、別の機能の追加が必
要な場合、ピン数の制限によって、その追加を行なうこ
とが困難であるという問題がある。

第６図は、従来のプリンタパラレルインタフェースを示
すブロック図であり、第８図は、上記従来のプリンタパ
ラレルインタフェースを詳細に示すブロック図である。

第６図において、複合機能ＣＰＵｌ０Ｉは、データライ
ンＤＡＴＡＯ〜ＤＡＴＡ７に送るプリンタ用データと、
そのプリンタ用データをプリンタデータレジスタ１０２
にラッチさせるプリンタデータストローブ信号と、プリ
ンタデータＰＲＤＯ〜ＰＲＤ７の出力要求信号であるス
トローブ信号とを出力し、プリンタデータの受け取りの
可／否を示すプリンタビジー信号を入力している。

データラインＤＡＴＡＯ−ＤＡＴＡ７は、メモリインタ
フェースの信号ラインと共用している。

これは、パッケージのピン数を減らすためであり、プリ
ンタデータストローブ信号によって、データラインＤＡ
ＴＡＯ−ＤＡＴＡ７上の印字データを、プリンタデータ
レジスタ１０２に一部セットした後に、プリンタデータ
ＰＲＤＯ−ＰＲＤ７としてプリンタに出力するものであ
る。

しかし、ストローブ信号とプリンタビジー信号と以外に
、制御信号またはステータス信号等を追加したい要求が
有ったとしても、その要求には対応することができない
という問題がある。つまり、制限さ゛れたビン数の下で
は、複合機能ＣＰＵの機能を更に増加させることには制
限があるという問題がある。

［発明の目的］本発明は、上記従来の問題点に着目してなされたもので
、キーボードマトリックスとＬＥＤドライ、バＩＣとを
複合機能ＣＰＬＪに接続する場合に、極力ピンの本数を
減少させて、別の機能を有するピンを増設することがで
きる複合機能ＣＰＵにおけるキルボードインタフェース
を提供するものである。

本発明は、また、データレジスタを付加することによっ
て、複合機能ｃｐｕ、にプリンタを接続する場合に、制
限されたビン数の下で、複合機能ＣＰＵの機能を更に増
加させることができる複合機能ＣＰＵにおけるプリンタ
インタフェースを提供するものである。

本発明は、さらに、複合機能ＣＰＵの機能を更に拡張す
ることができるＣＰＬＪの割込制御装置を提供するもの
である。

本発明は、また、複合機能ＣＰＵの機能を更に順次拡張
した場合に、システム上管理できるようにして混乱を防
止することができる複合機能ＯＰＵを提供するものであ
る。

し発明の概要］本発明は、ＣＰＵとこのＣＰＵの周辺回路とを含む複合
機能ＣＰＵにおいて、双方向パスラインを使用して、キ
ーボードマトリックスのスキャンデータ信号を出力する
とともに、キーボードマトリックスのリターン信号を読
取るものである。

本発明は、また、ＣＰＵとこのＣＰＵの周辺回路とを含
む複合機能ＣＰＵにおいて、プリンタに関するレベル信
号を使用するレベルモードと、前記レベル信号をストロ
ーブ信号として使用するプリンタストローブモードとの
うち、一方を指定するモード指定手段を有するものであ
る。

本発明は、さらに、モード指定によって、他の機能を有
するピンを多用することにより、余裕のピンを確保し、
そのピンを利用して信号のレベル状態または複合機能Ｃ
ＰＵの内部状態を見る割込要求のポートと、前記割込を
禁止またはイネーブルするビットとを備えたレジスタを
有するものである。

本発明は、また、ＣＰＵとこのＣＰＵの周辺回路とを含
む複合機能ＣＰＬＩにおいて、ＬＳＩの１［発明の実施
例］第２図は、本発明の一実施例を示す図であり、拡張キー
ボードインタフェースを示すブロック図である。

複合機能ＣＰＬＪ１１は、ＣＰＵ　（Ｚ８０）１２と、
パラレルインタフェース（ＰＩ０８２５５）１３と、キ
ーボードスキャンデータ出力用バッファ１４と、キーボ
ードスキャンタイミングコントロール回路１５と、シス
テム／割込みコントロール回路１６とで槙成されている
。

キーボードマトリックス禁止信号２５は、リターン信号
を禁止するものであり、インターナルバススイッチ信号
２４ａは、データラインｘＯ〜×７にポートＣの出力信
号Ｐ　ＣＯ−Ｐ　Ｃ７を乗せるものである。また、キー
ボードストローブ信号２４は、キーボードスキャン／リ
ターンデータライン（ＸＯ−Ｘ７）１７上のキーボード
スキャンコードを、ＣＡＰＳ／キーボードレジスタ１８
にセットする信号である。

また、ドライバＩＣ１９は、ＬＥＤ２０を駆動するもの
である。

デコーダ２１は、キーボードマトリックス２３をスキャ
ンするキーボードスキャンライン（ＫＢＹＯ〜ＫＢＹ９
）２２を駆動するものである。システム／割込み用コン
トロール／ステータス信号２６は、キーボードインタフ
ェースの拡張によって、新たに使用が可能となった信号
である。

第４図は、基本キーボードインタフェース機能（第１図
に示す機能）３１、または拡張キーボードインタフェー
ス機能（第２図に示す機能）３２を選択するブロック図
である。

基本キーボードインタフェース機能３１、拡張キーボー
ドインタフェース機能３２からの各信号は−セレクタ３
３．３４．３５によって選択された後に、複合機能ＣＰ
Ｕ１１から出力される。

第５図は、各キーボードインタフェースモード（つまり
、基本モードまたは拡張モード）における端子の機能を
示す図表である。

次に、上記キーボードインタフェースの動作について説
明する。

第２図に示すＣＰＵ　（２８０）１°２は、まず、パラ
レルインタフェース（ＰＩ０８２５５）１３のポートＣ
に、キーボードスキャンコードとＬＥＤ点灯用制御デー
タとを書き込む。そして、第３図に示すように、ポート
Ｃにその書き込みが行なわれると、キーボードスキャン
タイミングコントロール回路１５がキーボードマトリッ
クス禁止信号２５を出力するので、キーボードスキャン
／リターンデータライン（ＸＯ〜Ｘ７）１７上のリター
ン信号（ＫＢＸＯ〜ＫＢＸ７）が禁止され、インターナ
ルバススイッチ信号２４ａによってポートＣの出力ＰＣ
Ｏ−ＰＣ７が出力される。

それから所定時間後に、キーボードスキャンタイミング
コントロール回路１５がストローノ信号２４を出力する
（ＨＩＧＨになる）ので、ポートＣの出力ＰＣＯ−ＰＣ
７が、バッファ１４を介してキーボードスキャン／リタ
ーンデータライン（ＸＯ〜Ｘ７）１７上に出力される。

一方、キーボードストローブ信号２４がＨＩＧＨになる
と、データライン（ＸＯ〜Ｘ７）１７上に出力されたキ
ーボードスキャンコード（４ビツト）とＬＥＤ点灯用制
御データ（１ビツト）は、ＣＡＰＳ／キーボードレジス
タ１８にセットされる。キーボードモード信号が、再び
ＬＯＷになると、デコーダ２１がイネーブルになるので
、キーボードレジスタ１８からのキーボードスキャンコ
ード（４ビツト）をデコードし、１０本のキーボードス
キャンライン（ＫＢＹＯ〜ＫＢＹ９）２２を駆動する。

そして、オペレータがキーボードを操作すると、キーボ
ードリターンラインＫＢｘＯ−ＫＢＸ７上に、キーボー
ドリターンデータが出力され、キーボードスキャン／リ
ターンデータライン（ＸＯ〜Ｘ７）１７を介してパラレ
ルインタフェース１３のポートＢに、そのキーボードリ
ターンデータが入力される。

ＣＰＵ　（２８０）１２は、ポートＢがら読み取ったキ
ーボードリターンデータとポートＣに書き込んだキーボ
ードスキャンコードとに基づいて、キーボードのうち、
どのキーが押下されたかを検出する。

上記のように、基本キーボードインタフェース３１の他
に、拡張キーボードインタフェース３２を設けることに
よって、システム／割込み用コントロール／ステータス
信号（９本）が、下記のように、新たに使用可能となる
。

（１）Ｙｌ：強制割込み要求信号（マスク不可）（２）
　Ｙ２　：ハスＩＪクエ７．ｔ−信号（ＣＰＵＺ８０を
ホールドし、ＤＭＡ制御を行なうときに使用づる。）（３）Ｙ３：バスアクノリッジ信号（ＣＰｔＪＺ８０を
ホールドし、ＤＭＡ制御を行なうときに使用する。）（４）Ｙ４：ＣＰＵ停止ステータス信号（５）Ｙ５　：
外部割込み要求信号レベル７（６）Ｙ６　：外部割込み
要求信号レベル１（７）Ｙ７：外部島送み要求信号レベ
ル２（８）Ｙ８：外部割込み要求信号レベル３（９）Ｙ
９：外部割込み要求信号レベル４ドライバーＩＣ１９は
、ＣＡＰＳレジスタ１８からの出力データによって、Ｃ
ＡＰＳロックステータスを表示するＬＥＤ２０の点灯を
制御駆動する。

第４図に示すように、外部からのキーボードモード信号
３６によって、基本キーボードインタフェース信号を出
力するか、拡張キーボードインタフェース信号を出力す
るかを切換える。つまり、。

キーボードモード信号３６がＬＯＷの場合は、セレクタ
３３．３４．３５によって基本キーボードインタフェー
ス信号が選択され、キーボードモード信号３６がＨＩＧ
Ｈの時はセレクタ３３．３４゜３５によって、拡張キー
ボードインタフェースが選択される。

したかっ７、小規模システムにおいぞは、周辺回路素子
を使用することなしにキーボー・ドマトリックスを直接
接続できる基本キーボードインタフェースモードを使用
し、大規模システムにおいては、周辺回路素子を多少付
加することによって、システム／割込み用コントロール
／ステータスランフも使用できる拡張キーボードインタ
フェース規模システムの場合と同じである。このために
、同一の複合−能ＣＰＵを、小規模システムに使用でき
また大規模システムにも使用可能であるという利点を有
している。

第７図は、本発明の一実施例を示すブロック図であり、
拡張プリンタパラレルインタフェースを示すブロック図
である。

複合機能ＣＰＵ１０３は、プリンタデータレジスタ１０
４の他に、コントロールデータレジスタ１０５と、ステ
ータスボート回路１０６とを付加するものであり、これ
によって、オプションＩ１０インタフェースも接続でき
るものである。

第９図は、第７図に示す複合機能ＣＰＵ　１０３内に設
けられた拡張プリンタイレタフ・〜ス部を示すブロック
図である。

第９図において、ＣＰＵ　（２８０）１２１と、プリン
タおよびオプションＩ１０用アドレスＹコーダ１′２２
と、プリンタデータストローブ信号を発生するＡＮＤゲ
ート１２３と、プリンタコントロールストローブ信号を
発生するＡＮＤゲート１２４と、プリンタステータスス
トローブ信号を発生するＡＮＤゲート１２５とを設けで
ある。

第１０図は、基本プリンタインタフェース（第８図に示
したインタフェース）１３３と、拡張プリンタインタフ
ェース（第９図に示したインタフェース）１３４とを切
換えるためのブロック図である。

各プリンタインタフェース１３３．１３４からのそれぞ
れの信号は、セレクタ１３６，１３７に。

よって選択され、複合機能ＣＰＵ１３１から出力される
。なお、フリップ７０ツブ１３５は、セレクタ１３６．
１３７による選択情報を保持するものである。

次に、上記実施例の動作について説明する。

まず、第７図において、複合機能ＣＰＵ１０３は、デー
タラインＤＡＴＡＯ〜ＤＡＴＡ７上に印字データを出力
し、プリンタデータストローブ信号−を発生する。この
プリンタデータストローブ信号によって、印字データは
プリンタデータレジスタ１０４にセットされ、プリンタ
データコントロールデータを、データラインＤ　Ａ　Ｔ
　Ａ　Ｏ〜ＤＡＴＡＩ上に出力し、プリンタコントロー
ルストローブ信号を発生ずる。

また、プリンタコントロールストローブ信号によって、
コントロールデータは一部コントロールデータレジスタ
１０５にセットされ、ストローブとして、プリンタに対
して出力される。プリンタは、ストローブ信号に従って
、プリンタデータラインＰＲＤＯ−ＰＲＤ７上の印字デ
ータをピックアップする。

一方、印字データが受け取り可能か否かを示ずステータ
スを、プリンタがプリンタビジル信号ライン上に出力す
る。

複合機能ＣＰｔＪ１０３は、プリンタステータスストロ
ーブ信号を発生し、ステータスポート１０６とデータラ
インＤＡＴＡＯ−ＪＤＡＴＡ７とを介して、プリンタか
らのビジーステータスを読み取ることができる。

なお、コントロールデータレジスタ１０５は、最大８ビ
ツトを備えることができ、そのうちの１ビツトはストロ
ーブ信号としてプリンタインタフェースに使用されるが
、他の７ビツトはオプションＩ１０インタフェース用コ
ント０−ルに使用できる。

また、ステータスポート１０６の１ビツトは、プリンタ
ビジー信号としてプリンタインタフェースに使用される
が、他の７ピツトはオプションＩ１０インタフェースの
データまたはステータス入力ボートとして使用できる。

第９図は、拡張プリンタインタフェース部のブロック図
であり、各ストローブ信号の発生回路を示す図である。

第９図において、プリンタデータストローブ信号を発生
させる場合には、ＣＰＵ　（２８０）１２１は、アドレ
スラインＡＤＲＯ〜ＡＤＲ７上に、Ｉ１０アドレス９１
Ｈ（ト１は、ヘキサコードである）を出力し、ライトス
トローブ信号と、Ｉ１０リクエスト信号とを出力する。

Ｉ１０アドレスデコーダ１２２は、アドレスをデコード
し、■１０アドレス９１Ｈセレクト信号を発生する。Ａ
ＮＤゲート１２３は、Ｉ１０リクエスト信号の論理積を
とり、プリンタデータストローブ信号を発生する。プリ
ンタストローブ信号、プリンタステータスストローブ信
号も同様の手順によって発生させる。

第１０図に示すように、プリンタインタフェース選択情
報を保持するノリツブフロップ１３５によって、基本プ
リンタインタフェース信号を使用するか、または拡張プ
リンタインタフェース信号を使用するかを切換えること
ができる。

すなわち、フリップフロップ１３５の出力であるプリン
タストローブモード信号がＬＯＷの場合は、セレクタ１
３６によって基本プリンタインタフェースのプリンタス
ト０−ブ信号が選択および出力され、またセレクタ１３
７ｋｍよって、プリンタビジー信号が選択されて、基本
プリンタインタフェースに送られる。

一方、プリンタストローブモード信号がＨＩＧＨの場合
は、セレクタ１３６によって拡張プリンタインタフェー
ス１３４のプリンタコントロールストローブ信号が選択
および出力され、またセレクタ１３７によって、プリン
タステータスストローブ信号が選択および出力される。

上記フリップフロップ１３５は、ＣＰＵ　（Ｚ８０）１
３１によって、セット／リセットが自由にコントロール
できる。

したがって、小規模システムにおいては、第１２図に示
すプリンタ１−タレジスタ１０４を付加するだけで、プ
リンタを接続できる基本プリンタインタフェースモード
を使用できる。

また、オプション■／°０インタフェースが必要な大規
模システムにおいては、第７図に示す］ントロールデー
タレジスタ１０５と、ステータスポート１０６とを付加
することによって、拡張プリンタインタフェースモード
を使用できるという利点を有する。

第１１図は、本発明の一実施例を示す図であり、複合機
能ＣＰＵの拡張機能を制御するレジスタおよびボートを
示すブロック図である。

第１２．１３図は、各レジスタおよびボートのフォーマ
ットと、各ビットの機能とを示す図である。

次に、第１１〜１３図に従って、複合機能ＣＰＵの拡張
機能を説明するとともに、その複合機能ＣＰＵに組み込
まれた周辺回路の制御手順について説明する。

ＣＰＵ　（２８０）２０１は、インターナルモードレジ
スタ２０７と、インターナルステータスボート２０８と
、割込みコントロールレジスタ２０９と、割込みステー
タスボート２１０とを有し、これらを用いて、拡張機能
および周辺回路をコントロールするものである。

ＣＰＵ　（２８０）２０１から出力されたアドレスライ
ンＡＤＲＯ〜ＡＤＲ７のアドレス信号は、Ｉ１０アドレ
スデコーダ２０２によって１コードされ、各レジスタ／
ボート２０７．２０８，２０９．２１０のセレクト信号
が出力される。

ＡＮＤゲート２０３〜２０６は、レジスタ／ボートスト
ローブ信号を発生し、各レジスタへデータライン上の出
力データをセットするか、あるいはステータスポートの
データをデータライン上に読み出す。

第１２図は、第１１図に示した。インターナルモードレ
ジスタ２０７における各ビットの機能を示す図である。

ビットＯ：　ＣＰＬＩ　（２８０）用のクロックジェネ
レータ（Ｔ６４９７）のＯ８端子（ビット０用端子）に
入力され、スタートアップ時間を指定するビット。

ビット１　：　ＣＰＵ　（２８０）用のクロックジェネ
レータ（Ｔ６４９７）のＭＳＩ端子（ビット１用端子）
に入力され、クロックの出力を停止するビット。

ビット２　：ＣＰＵ　（２８０）用のクロックジェネレ
ータ（Ｔ６４９７）のＭＳ２端子（ビット２用の端子）
に入力され、ストップモードを指定するビット。

−ここで、上記クロックジェネレータ（Ｔ６４９７）は
、ＣＰＵ　（２８０）の周辺回路の一素子として、複合
機能ＣＰＵ２０１に組み込まれているものである。

ＣＰＵ　（２８０）２０１は、第１１図に示すインター
ナルステータスボート２０８から、ＬＳＩのＩＤナンバ
ーを読み取ることができる。ＣＰＵ（２８０）２０１を
使用シタ複合機能ＣＰＵでも、用途によって組み込む周
辺回路が異なるので、ＩＤナンバーを変えることにより
、ソフトウェアに対して、複合機能ＣＰＵの種類を知ら
せることができる。すな紘ち、ＬＳＩ”の使用を変えた
ときに（バージョナップした゛ときに）、Ｉ［＞ナンバ
を変え、そのＬＳＩの使用を確実に識別できるようにす
る。

ビット３ニブリンタインタフエースを拡張モードに指定
するビット。

これは、第１０図で説明したプリンタインタフェースフ
リツブフロツブ１３５に対応するものである。

ビット４：メモリインタフェースのモードをＳＲＡＭ−
８Ｋに指定するビット。

このビットによって、ＳＲＡＭ−２Ｋを使用するか、ま
たはＳＲＡＭ−８Ｋを使用するかを選択する。

第１３図は、第１１図に示した割込みコントロールレジ
スタ２０９における各ビットの機能と、開割込みステー
タスポート２１０における各ビットの機能とを示す図で
ある。

ＣＰＵ　（２８０）２０１は、ＩＮＴ割込み端子を１個
しか備えていないので、周辺回路によって、８レベルま
で割込み要求信号を拡張する。すなわち、第１１図に示
す割込みコントロールレジスタ２０９は、拡張割込み要
求信号のイネーブル／ディスエーブルを制御し、一方、
割込みステータスポート２１０によって、ＣＰＵ　（２
８０）２０１は、どの拡張割込み要求が発生したかをチ
ェックすることができる。

なお、ビット５はプリンタインタフェース用割込みステ
ータス、ビット６はキーボードインタフェ〜　ス用割込
みステータスである。

ｌＮＴ１〜ＩＮＴ４．ＩＮＴ７は、複合機能ＣＰＵの外
部からの割込み要求であり、キーボードインタフェース
が拡張モードで使用される場合に有効となるものである
。

すなわち、割込みステータスボートは、各ビットが「１
」になったときにのみ、それぞれの割込みが可能になり
、割込みコントロールレジスタは、各ビットが「１」に
なったときにのみ、それぞれの割込みが禁止される。

つまり、電源を入れた直後は、割込みステータスポート
の各ビットが「０」になり、割込みが不可能である。ま
たそのときに、割込みコントロールレジスタの各ビット
も「０」になり、割込み禁止ができない。その後、割込
みをさせたければ、プログラムに応じてステータスポー
トの各ビットを「１」にし、割込み禁止をさせたければ
、プログラムに応じてコントロールレジスタの各ビット
を「１」にすればよい。

上記実施例は、信号のピン状態またはＣＰＵの内部状態
を見る割込み要求のボートと、その割込みを禁止または
イネーブルするビットとを備えた設けてもよい。

［発明の効果］本発明は、キーボードマトリックスとＬＥＤドライバＩ
Ｃとを複合機能ＣＰＵに接続する場合に、極力ピンの本
数を減少させることができ、これによって、別の機能を
有するピンを増設することができるという効果を有する
。

本発明は、また、プリンタデータレジスタを付、加する
ことによって、複合機能ｃＰＵにプリンタを接続する場
合に、制限されたピン数の下で、複合機能ＣＰＵの機能
を更に増加させることができるという効果を有する。

本発明は、さらに、複合機能ＣＰＵの機能を更“に拡張
することができるという効果を有する。

【図面の簡単な説明】

第１図は従来の複合機能ＣＰＵおよびキーボードを示す
ものであり、特にその基本キーボードインタフェース回
路を示すブロック図、第２図は本発明の一実施例を示す
図であり、拡張キーボードインタフェースを示すブロッ
ク図、第３図は上記実施例のタイムチャート、第４図は
基本キーボードインタフ１エース機能、または拡張キー
ボードインタフェース機能を選択するブロック図、第５
図は基本モードまたは拡張モードにおける端子の機能を
示す図表、第６図は従来のプリンタパラレルインタフェ
ースを示すブロック図、第７図は本発明の一実施例を示
すブロック図であり、拡張プリンタパラレルインタフェ
ースを示すブロック図、第８図は第６図に示すプリンタ
パラレルインタフェースを詳細に示すブロック図、第９
図は第７図に示す複合機能ＣＰＵ内に設けられた拡張プ
リンタインタフエース部を示すブロック図、第１０図は
基本プリンタインタフェース（第８＠に示したインタフ
ェース）と、拡張プリンタインタフェース（第９図に示
したインタフェース）とを切換えるためのブロック図、
第１１図は本発明の一実施例を示す図であり、複合機能
ＣＰＵの拡張機能を制御するレジスタおよびポートを示
すブロック図、第１２図はインターナルモードレジスタ
、インタナルステータスポートのフォーマットと各ビッ
トの機能とを示す図、１３図は割込みステータスポート
と割込みコントロールレジスタのフォーマットと各ビッ
トの機能とを示す図である。１．１１，１０１，１０３，１２１，１３１゜２０１・
・・複合機能ＣＰＬＪ、１３・・・パラレルインタフェ
ース、１５・・・キーボードスキャンタイミングコント
ロール回路、２３・・・キーボードマトリックス、２４
・・・キーボードストローブ信号、２４ａ・・・インタ
ーナルバススイッチ信号、２５・・・キーボードマトリ
ックス禁止信号、３１・・・基本キーボードインタフェ
ース、３２・・・拡張キーボードインタフェース、３３
．３４．３５・・・セレクタ、３６・・・キーボードモ
ード信号、１０４・・・プリンタデータレジスタ、１０
５・・・コントロールデータレジスタ、１０６・・・ス
テータスポート回路、１３２・・・プリンタナ−タスト
ローブ、１３３・・・基本プリンタインタフェース、１
３４・・・拡張プリンタインタフェース、１３５・・・
フリップフロップ、１３６．１３−７・・・セレクタ、
２０７・・・インターナルモードレジスタ、２０８・・
・インターナルステータスポート、２０９・・・割込み
コントロールレジスタ、２１０・・・割込みステータス
ポート。特許出願人　株式会社アスキー第１図第４図 ”’−１１姐２図ｊｌｉｌＰ！、１６（臀：東使用〕

Claims

【特許請求の範囲】ＣＰＵとこのＣＰＵの周辺回路とを含む複合機能ＣＰＵ
において、プリンタに関するレベル信号を使用するレベルモードと
、前記レベル信号をスト０−ブ信号として使用するプリ
ンタストローブモードとのうち、一方を指定するモード
指定手段を有することを特徴とする複合機能ＣＰＵにお
けるプリンタインタフェース。