JPS60225954A - 記憶装置 - Google Patents
記憶装置Info
- Publication number
- JPS60225954A JPS60225954A JP59083468A JP8346884A JPS60225954A JP S60225954 A JPS60225954 A JP S60225954A JP 59083468 A JP59083468 A JP 59083468A JP 8346884 A JP8346884 A JP 8346884A JP S60225954 A JPS60225954 A JP S60225954A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- refresh
- address
- signal
- external device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
- G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
- G06F11/1008—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices
- G06F11/1048—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices using arrangements adapted for a specific error detection or correction feature
- G06F11/106—Correcting systematically all correctable errors, i.e. scrubbing
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- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Dram (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
「産業上の利用分野」
この発明は半導体ダイ、す”ミック型記憶素子を用いた
記憶装装置、特に誤り訂正検出機能を有する記憶装置に
関するものである。
記憶装装置、特に誤り訂正検出機能を有する記憶装置に
関するものである。
「従来技術」
半導体ダ４．す之ツク型記憶素子の高密度化に伴い、ケ
ース材料から放出される（Ｘ＠、に；、、依り、記憶情
報の破壊現象が生ずるソフトエラーの救済に対し、従来
の記憶装置においては、１ビット訂正−２とットエラー
検出機能を備えて、外部装置がらの読出動作時に１ビツ
トエラーが検出された場合、当該ピットを訂正して外部
装置に転送すると共に１ビットエラー−比信号も送る。
ース材料から放出される（Ｘ＠、に；、、依り、記憶情
報の破壊現象が生ずるソフトエラーの救済に対し、従来
の記憶装置においては、１ビット訂正−２とットエラー
検出機能を備えて、外部装置がらの読出動作時に１ビツ
トエラーが検出された場合、当該ピットを訂正して外部
装置に転送すると共に１ビットエラー−比信号も送る。
此の場合、外部装置においてはエラー信号で動作割込み
を行い、再度記憶装置に対して当該エラーアドレスに対
して受信した読出データを書込データとして送り、書込
動作を実行させる方式を採用している。
を行い、再度記憶装置に対して当該エラーアドレスに対
して受信した読出データを書込データとして送り、書込
動作を実行させる方式を採用している。
この従一方式では、外部装置における割込制御の増加で
記憶装置との間のスルーブツトの低下を招き、又記憶装
置においてはアクセスされないアドレスに対してソフト
エラーが生じ、此等が同一アドレス上で生じる場合には
、訂正不可能なエラーとなる機会が増加する。 ゛ この発明の目的は、リフレッシュ動作の周期の定数倍で
、記憶回路の全アドレス空間を読出し再書込動作とリフ
レッシュ動作との一対で動作させる事に依り記憶素子の
α線に依るソフトエラーの救済処理時間を短縮し効率良
く行う記憶装置を提供する事にある。
記憶装置との間のスルーブツトの低下を招き、又記憶装
置においてはアクセスされないアドレスに対してソフト
エラーが生じ、此等が同一アドレス上で生じる場合には
、訂正不可能なエラーとなる機会が増加する。 ゛ この発明の目的は、リフレッシュ動作の周期の定数倍で
、記憶回路の全アドレス空間を読出し再書込動作とリフ
レッシュ動作との一対で動作させる事に依り記憶素子の
α線に依るソフトエラーの救済処理時間を短縮し効率良
く行う記憶装置を提供する事にある。
゛ 「発明の構成」
半導体ダイナミック型記憶素子を用い、１ビツトエラー
訂正／２ビツトエラー検出機能を有し、任意のアドレス
に対して読出し書込み動作が可能な記憶装置において、
この発明では外部装置がらの書込データと、記憶回路か
らの読出データを訂正回路を経て得られるデータとを切
替える手段とその手段から得られるデータを訂正符号発
生回路を通して記憶回路へ転送する手段と、外部装置ヘ
リフレッシュ割込要求を行う手段と、リフレッシュ動作
待合せ制御手段と、外部装置からの動作指定解読手段と
、その手段からの信号で動作に要するタイミング信号を
発生する手段と、外部装置からのアドレス信号を記憶回
路へ分配する手段と、前記リフレッシュ割込要求手段か
らの信号を予め定めた時間電通数倍する手段と、その手
段からの信号で記憶回路への内部アドレスを発生する手
段と、そのアドレスを前記アドレス分配手段に入力する
手段と、前記タイミング発生手段の出力を読出再書込動
作とりフレッシュ動作の一対で行う手段と、この一対の
動作終了時、或いはリフレッシュ動・作のみの終了時に
前記リフレッシュ割込要求信号を解除する手段とを備え
ている。
訂正／２ビツトエラー検出機能を有し、任意のアドレス
に対して読出し書込み動作が可能な記憶装置において、
この発明では外部装置がらの書込データと、記憶回路か
らの読出データを訂正回路を経て得られるデータとを切
替える手段とその手段から得られるデータを訂正符号発
生回路を通して記憶回路へ転送する手段と、外部装置ヘ
リフレッシュ割込要求を行う手段と、リフレッシュ動作
待合せ制御手段と、外部装置からの動作指定解読手段と
、その手段からの信号で動作に要するタイミング信号を
発生する手段と、外部装置からのアドレス信号を記憶回
路へ分配する手段と、前記リフレッシュ割込要求手段か
らの信号を予め定めた時間電通数倍する手段と、その手
段からの信号で記憶回路への内部アドレスを発生する手
段と、そのアドレスを前記アドレス分配手段に入力する
手段と、前記タイミング発生手段の出力を読出再書込動
作とりフレッシュ動作の一対で行う手段と、この一対の
動作終了時、或いはリフレッシュ動・作のみの終了時に
前記リフレッシュ割込要求信号を解除する手段とを備え
ている。
「実施例」
次にこの発明について図を参照して構成並びに動作につ
いて説明する。第１図は一実施例の構成要素図であり、
第２図は第１図の動作について説明を補助する上での時
間軸上での主要な信号を示すものである。先ず第１図に
おいて、外部装置から転送される書込データ１と外部装
置へ転送する読出データ９とが選択切替回路２に入力さ
れ、そのいずれか一方が出力３として誤り訂正符号発生
回路４へ入力される。誤り訂正符号発生回路４の出力は
書込データ５として記憶口−６に転送される。記憶回路
６からの読出データ７は誤り訂正検出回路８へ入力され
、この回路８でもし１ビツトエラーが検出されれば当該
ビットを訂正して外部装置へ読出データ９として転送す
る。
いて説明する。第１図は一実施例の構成要素図であり、
第２図は第１図の動作について説明を補助する上での時
間軸上での主要な信号を示すものである。先ず第１図に
おいて、外部装置から転送される書込データ１と外部装
置へ転送する読出データ９とが選択切替回路２に入力さ
れ、そのいずれか一方が出力３として誤り訂正符号発生
回路４へ入力される。誤り訂正符号発生回路４の出力は
書込データ５として記憶口−６に転送される。記憶回路
６からの読出データ７は誤り訂正検出回路８へ入力され
、この回路８でもし１ビツトエラーが検出されれば当該
ビットを訂正して外部装置へ読出データ９として転送す
る。
外部装置より転送される外部アドレスデータ１０と内部
アドレス信号発生回路１５から出力される内部アドレス
データ１６とのいずれか一方がアドレス選択切替分配回
路１１で選択され、その選択出力はアドレスデータ１２
として記憶回路６へ転送される。
アドレス信号発生回路１５から出力される内部アドレス
データ１６とのいずれか一方がアドレス選択切替分配回
路１１で選択され、その選択出力はアドレスデータ１２
として記憶回路６へ転送される。
リフレッシュ割込制御回路１３はリフレッシュ動作を周
期的に行う為に必要な計時回路を有し、リフレッシュ割
込信号１４は通数倍回路２５に入力され、予め定めた時
間迄計数される。通数倍回路２５の出力２６は二進計数
回路を有する内部アドレス発生回路１５に入力される。
期的に行う為に必要な計時回路を有し、リフレッシュ割
込信号１４は通数倍回路２５に入力され、予め定めた時
間迄計数される。通数倍回路２５の出力２６は二進計数
回路を有する内部アドレス発生回路１５に入力される。
外部装置から転送される動作指定データ並びに動作要求
信号２１は動作指定解読回路２２に転送される。動作指
定解読回路２２の出力中の動作要求信号２３と、リフレ
ッシュ割込要求信号１４と並びにリフレッシュ割込要求
信号の遇数倍出力２６とがリフレッシュ待合せ回路１７
に入力される。
信号２１は動作指定解読回路２２に転送される。動作指
定解読回路２２の出力中の動作要求信号２３と、リフレ
ッシュ割込要求信号１４と並びにリフレッシュ割込要求
信号の遇数倍出力２６とがリフレッシュ待合せ回路１７
に入力される。
リフレッシュ待合せ回路１７はリフレッシュ割込要求信
号１４が無い時に動作要求信号２ｊがあれば外部装置か
らの動作指定に従う制御を行い、一方動作要求償号２３
が無い時にリフレッシュ割込要求信号１４があれば記憶
回路６に対してリフレッシュ動作制御を行い、又リフレ
ッシュ割込要求信号１４と動作要求信号２３とがある期
間型なる場合には、動作要求信号２３を優先させて実行
させ、その動作終了時にリフレッシュ動作を実行させる
制御を行う。
号１４が無い時に動作要求信号２ｊがあれば外部装置か
らの動作指定に従う制御を行い、一方動作要求償号２３
が無い時にリフレッシュ割込要求信号１４があれば記憶
回路６に対してリフレッシュ動作制御を行い、又リフレ
ッシュ割込要求信号１４と動作要求信号２３とがある期
間型なる場合には、動作要求信号２３を優先させて実行
させ、その動作終了時にリフレッシュ動作を実行させる
制御を行う。
リフレッシュ待合せ回路１７の出力信号１８と動作指定
解読回路２２の出力中の各種動・作指定信号２４とがタ
イミング発生回路１９に入力され、これより各動作指定
に必要な制御タイミング信号２０を発生し、そのタイミ
ング信号２０は主に記憶回路６へ転送される。このタイ
ミング信号２０はロウアドレスストローブ、カラムアド
レスストローブ及び書込タイミング信号である。
解読回路２２の出力中の各種動・作指定信号２４とがタ
イミング発生回路１９に入力され、これより各動作指定
に必要な制御タイミング信号２０を発生し、そのタイミ
ング信号２０は主に記憶回路６へ転送される。このタイ
ミング信号２０はロウアドレスストローブ、カラムアド
レスストローブ及び書込タイミング信号である。
以上の各機能の要素から成る記憶装置において半導体ダ
イナミック型記憶素子のα線に依るソフトエラーの救済
処理は記憶セルに保持されていた情報の誤りを正しく復
元する事にあり、従って記憶回路６の全アドレス空間を
適当な周期で読出しを行い、もし１ビツトエラーが検出
されれば訂正して当該アドレスに再書込を行えば良い。
イナミック型記憶素子のα線に依るソフトエラーの救済
処理は記憶セルに保持されていた情報の誤りを正しく復
元する事にあり、従って記憶回路６の全アドレス空間を
適当な周期で読出しを行い、もし１ビツトエラーが検出
されれば訂正して当該アドレスに再書込を行えば良い。
此の様な救済処理においてリフレッシュ動作の周期の整
数倍周期毎に内部アドレスを発生し、記憶回路６のある
一つのアドレスを読出し、当該データを誤り訂正検出回
路８並びに誤り訂正符号発生回路６を通して再度同一ア
ドレスに対して再書込動作を行い、この動作に引き続き
通常のリフレッシュ動作を行えば記憶回路６の全アドレ
ス空間に発生するであろうソフトエラーの救済をより効
果的に行うことができる。
数倍周期毎に内部アドレスを発生し、記憶回路６のある
一つのアドレスを読出し、当該データを誤り訂正検出回
路８並びに誤り訂正符号発生回路６を通して再度同一ア
ドレスに対して再書込動作を行い、この動作に引き続き
通常のリフレッシュ動作を行えば記憶回路６の全アドレ
ス空間に発生するであろうソフトエラーの救済をより効
果的に行うことができる。
第２図は此の動作に関わる主要なタイムチャートであり
、Ａは周期Ｔ１毎に発生するリフレッシュ割込信号１４
であり、Ｂはソフトエラー救済に寄与する再書込動作を
伴う読出し動作であり、Ｃは通常のリフレッシュ動作で
あり、ＦはＡのリフレッシュ割込信号１４を入力として
整数倍の周期で動作する信号であり、Ｄｉ及びＤｉ−１
−１はＦの信号に依り発生される記憶回路６の全アドレ
ス空間を指示する内部アドレスデータ１６であり、周期
Ｎ Ｔ、毎に二進加算される。Ｅｌはリフレッシュ割込
信号を発生した時、既に外部装置からの動作要求信号２
３があった場合の例を示し、この場合先ず通常の外部装
置からの動作を実行した後、ソフトエラー救済の再書込
動作とリフレッシュ動作を行う。Ｅ２はリフレッシュ割
込信号を発生した時、既に外部装置からの動作要求があ
った場合の例を示し、この場合はＦが論理“ｑ″になっ
ている為、先ず通常の外部装置からの動作を実行した後
、ソフトエラー救済の再書込動作を行わず、通常のリフ
レッシュ動作のみを行う。
、Ａは周期Ｔ１毎に発生するリフレッシュ割込信号１４
であり、Ｂはソフトエラー救済に寄与する再書込動作を
伴う読出し動作であり、Ｃは通常のリフレッシュ動作で
あり、ＦはＡのリフレッシュ割込信号１４を入力として
整数倍の周期で動作する信号であり、Ｄｉ及びＤｉ−１
−１はＦの信号に依り発生される記憶回路６の全アドレ
ス空間を指示する内部アドレスデータ１６であり、周期
Ｎ Ｔ、毎に二進加算される。Ｅｌはリフレッシュ割込
信号を発生した時、既に外部装置からの動作要求信号２
３があった場合の例を示し、この場合先ず通常の外部装
置からの動作を実行した後、ソフトエラー救済の再書込
動作とリフレッシュ動作を行う。Ｅ２はリフレッシュ割
込信号を発生した時、既に外部装置からの動作要求があ
った場合の例を示し、この場合はＦが論理“ｑ″になっ
ている為、先ず通常の外部装置からの動作を実行した後
、ソフトエラー救済の再書込動作を行わず、通常のリフ
レッシュ動作のみを行う。
従来記憶装置に対して読出し動作を行い、その結果１ビ
ツトエラーが検出されれば再度当該アドレスに書込動作
を行ったため読出動作と書込動作の各サイクルタイムの
和に更に外部装置の割込処理時間が加算され、スループ
ットの低下を招くと共に、記憶装置内でアクセスされな
いアドレス領域でソフトエラーが発生した場合、他の制
御系の間欠エラーと重なった場合には訂正不可能なエラ
ーとなってしまう確率が高くなるが、この発明ではこれ
を減少することができる。
ツトエラーが検出されれば再度当該アドレスに書込動作
を行ったため読出動作と書込動作の各サイクルタイムの
和に更に外部装置の割込処理時間が加算され、スループ
ットの低下を招くと共に、記憶装置内でアクセスされな
いアドレス領域でソフトエラーが発生した場合、他の制
御系の間欠エラーと重なった場合には訂正不可能なエラ
ーとなってしまう確率が高くなるが、この発明ではこれ
を減少することができる。
「発明の効果」
この発明は以上の説明より半導体記憶素子のα線に依る
ソフトエラー救済を、リフレッシュ動作の周期の定数倍
で読出孔書込動作とリフレッシュ動作との一対で行う回
路構成にする事に依り、ソフトエラー処理時間の短縮化
を図る事が出来る。
ソフトエラー救済を、リフレッシュ動作の周期の定数倍
で読出孔書込動作とリフレッシュ動作との一対で行う回
路構成にする事に依り、ソフトエラー処理時間の短縮化
を図る事が出来る。
第１図はこの発明の一実施例を示すブロック図、第２図
はその動作例を示すタイムチャートである。
はその動作例を示すタイムチャートである。
Claims (1)
- （１）半導体グイ、ナーミツク型記憶素子を用い、１ビ
ツトエラー訂正／２ビツトエラー検出機能を有し、任意
のアドレスに対して書込動作、読出動作及び読出し再書
込動作が可能な記憶装置において、外部装置からの書込
データと、記憶回路からの読出しデータを訂正回路を経
て得られるデータとを切替える手段と、その手段から得
られるデータを訂正符号発生回路を通して前記記憶回路
へ転送する手段と、外部装置ヘリフレッシュ割込要求を
行う手段と、リフレッシュ動作待合せ制御手段と、外部
装置からの動作指定解読手段と、その動作解読手段から
の信号で動作に必要なタイミング信号を発生する手段と
、外部装置からのアドレス信号を前記記憶回路へ分配す
る手段と、前記リフレッシュ割込要求手段から得られる
信号を予め定めた時間電通数倍する手段と、その手段が
ら得られる信号から記憶回路への内部アドレス信号を発
生する手段と、このアドレス信号を前記アドレス分配手
段に入力する手段と、前記タイミング発生手段の出力な
読出再書゛込動作とリフレッシュ動作の一対で行う手段
と、その一対の動作が終了時、或いはリフレッシュ動作
のみの終了時に前記リフレッシュ割込要求信号を解除す
る手段とを備えた事を特徴とする記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59083468A JPS60225954A (ja) | 1984-04-25 | 1984-04-25 | 記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59083468A JPS60225954A (ja) | 1984-04-25 | 1984-04-25 | 記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60225954A true JPS60225954A (ja) | 1985-11-11 |
Family
ID=13803298
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59083468A Pending JPS60225954A (ja) | 1984-04-25 | 1984-04-25 | 記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60225954A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01248399A (ja) * | 1988-03-28 | 1989-10-03 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JPH02206099A (ja) * | 1989-02-03 | 1990-08-15 | Nec Corp | ダイナミツクｒａｍ |
| JP2005302250A (ja) * | 2004-03-19 | 2005-10-27 | Sony Corp | 半導体装置 |
| JP2012256414A (ja) * | 2011-06-09 | 2012-12-27 | Samsung Electronics Co Ltd | エラー訂正回路を具備したオンチップ・データ・スクラビング装置及び方法 |
-
1984
- 1984-04-25 JP JP59083468A patent/JPS60225954A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01248399A (ja) * | 1988-03-28 | 1989-10-03 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JPH02206099A (ja) * | 1989-02-03 | 1990-08-15 | Nec Corp | ダイナミツクｒａｍ |
| JP2005302250A (ja) * | 2004-03-19 | 2005-10-27 | Sony Corp | 半導体装置 |
| JP2012256414A (ja) * | 2011-06-09 | 2012-12-27 | Samsung Electronics Co Ltd | エラー訂正回路を具備したオンチップ・データ・スクラビング装置及び方法 |
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