JPS6022754B2 - デイジタル時計用表示回路 - Google Patents
デイジタル時計用表示回路Info
- Publication number
- JPS6022754B2 JPS6022754B2 JP9503277A JP9503277A JPS6022754B2 JP S6022754 B2 JPS6022754 B2 JP S6022754B2 JP 9503277 A JP9503277 A JP 9503277A JP 9503277 A JP9503277 A JP 9503277A JP S6022754 B2 JPS6022754 B2 JP S6022754B2
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- circuit
- hour
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- output
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- Expired
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Classifications
-
- G—PHYSICS
- G04—HOROLOGY
- G04G—ELECTRONIC TIME-PIECES
- G04G9/00—Visual time or date indication means
Landscapes
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Electric Clocks (AREA)
- Indicating Measured Values (AREA)
- Control Of Indicators Other Than Cathode Ray Tubes (AREA)
Description
【発明の詳細な説明】
この発明は、ディジタル時計用表示回路に関する。
ディジタル時計の表示方法は、ＡＭ／ＰＭＩ時〜１湖寺
とする１幼時間系と、０時〜２３時とする２独特間系と
がある。
とする１幼時間系と、０時〜２３時とする２独特間系と
がある。
これら両方の表示機能を持たせるためには、それぞれに
ついてデコーダ回路及び出力功換ゲート回路を要し、１
チップモノリシックにに構成する場合、占有面積の点で
問題がある。
ついてデコーダ回路及び出力功換ゲート回路を要し、１
チップモノリシックにに構成する場合、占有面積の点で
問題がある。
この発明は、１幼時間系と２岬時間系との二つの表示機
能を持つ表示回路の構成素子数の低減を図るためになさ
れた。
能を持つ表示回路の構成素子数の低減を図るためになさ
れた。
この発明は、１押時間系のＡＭＩ時〜１１時と、２４時
間系の１時〜１１時とが同一の表示となることに着目し
、これらを共用することにより、デコーダ回路の構成を
簡素化しようとするものである。
間系の１時〜１１時とが同一の表示となることに着目し
、これらを共用することにより、デコーダ回路の構成を
簡素化しようとするものである。
以下、実施例により、この発明を具体的に説明する。第
１図は、この発明の一実施例を示す論理回路図である。
１図は、この発明の一実施例を示す論理回路図である。
この回路は、１幼時間系のディジタル表示出力ａ〜ｇを
得るための第１のデコーダ回路１と、２岬時間系の１初
時〜２紬時及び０時のディジタル表示出力ａ〜ｇを得る
ための第２のデコーダ回路２と、１２時間系／２４時間
系の表示切替えを行なうにあたり、２岬時間系の時間１
時〜１１時を上記１幼時間系のディジタル表示出力を得
るための第１のデコーダ回路を用いるようにするゲート
回路３とにより構成される。
得るための第１のデコーダ回路１と、２岬時間系の１初
時〜２紬時及び０時のディジタル表示出力ａ〜ｇを得る
ための第２のデコーダ回路２と、１２時間系／２４時間
系の表示切替えを行なうにあたり、２岬時間系の時間１
時〜１１時を上記１幼時間系のディジタル表示出力を得
るための第１のデコーダ回路を用いるようにするゲート
回路３とにより構成される。
第１のデコーダ回路１は、１，２，４，８のみをもった
信号とトその反転信号との８ビット時間信号を入力とし
「 １幼時間系のＩＱ隼数値出力形成する回路と、この
１Ｇ隻数値を入力として、２図に示すような８セグメン
トにより構成される数字表示装置を駆動するための表示
出力を得るｏ路とにより構成される。
信号とトその反転信号との８ビット時間信号を入力とし
「 １幼時間系のＩＱ隼数値出力形成する回路と、この
１Ｇ隻数値を入力として、２図に示すような８セグメン
トにより構成される数字表示装置を駆動するための表示
出力を得るｏ路とにより構成される。
第２のデコーダ回路２は、上記同様の時間信を入力とし
、２細時間系のうち、１幼時〜２群馬及び０時の１Ｇ隻
数値出力を形成する回路とこの１Ｑ隼数値を入力として
、上記同様の８セグメントにより構成される数字表示装
置を駆動するための表示出力を得る回路とにより構成さ
れる。
、２細時間系のうち、１幼時〜２群馬及び０時の１Ｇ隻
数値出力を形成する回路とこの１Ｑ隼数値を入力として
、上記同様の８セグメントにより構成される数字表示装
置を駆動するための表示出力を得る回路とにより構成さ
れる。
上記第１〜第２のデコーダ回路１，２は、後述するゲー
ト回路３をも含めて、入出力線の交点に○印を付した部
分に、第３図に示すような入力線にゲ−トが、出力線に
ドレインが、そしてソースが接地された絶縁ゲート型ト
ランジスタ（肌ＳＦＥＴ）が設けられたもので、１０進
数値変換、及びセグメント選択回路は、１の出力線に対
して、多入力のＮＡＮＤ回路を構成する。
ト回路３をも含めて、入出力線の交点に○印を付した部
分に、第３図に示すような入力線にゲ−トが、出力線に
ドレインが、そしてソースが接地された絶縁ゲート型ト
ランジスタ（肌ＳＦＥＴ）が設けられたもので、１０進
数値変換、及びセグメント選択回路は、１の出力線に対
して、多入力のＮＡＮＤ回路を構成する。
このため、ＭＩＳＦＥＴがｎチャンネル型のものである
ときは、アースレベルを“１”とする負論理により構成
するものであり「 ｐチャンネル型のものであるときは
、正論理により構成するものである。
ときは、アースレベルを“１”とする負論理により構成
するものであり「 ｐチャンネル型のものであるときは
、正論理により構成するものである。
ＩＧ隼数変換回路のＩＧ隼数値の出力は、その入力がす
べて“１”のとき、その出力が“０”となり、この“０
”を入力とするセグメント選択回路は、上記ＭＩＳＦＢ
Ｔが形成された出力線を“１”として、所定のセグメン
トを選択するものである。
べて“１”のとき、その出力が“０”となり、この“０
”を入力とするセグメント選択回路は、上記ＭＩＳＦＢ
Ｔが形成された出力線を“１”として、所定のセグメン
トを選択するものである。
このため、ＩＱ隼数値変換出力は、択一的に“０”を出
力するように構成されている。なお、２桁の表示のとき
は２つを選択するが、後述する時分割出力により最終的
には択一的に“０”を出力する。ゲート回路３は、１幼
時間系／２独特間系表示切替信号（１２／２４）と、Ａ
Ｍ／ＰＭ表示信号（ＡＭ／ＰＭ）を入力とするものであ
る。
力するように構成されている。なお、２桁の表示のとき
は２つを選択するが、後述する時分割出力により最終的
には択一的に“０”を出力する。ゲート回路３は、１幼
時間系／２独特間系表示切替信号（１２／２４）と、Ａ
Ｍ／ＰＭ表示信号（ＡＭ／ＰＭ）を入力とするものであ
る。
上記表示切替信号（１２／２４）は、“０”のときに１
２時間系表示、“１”のとき２４時間系表示を指示する
ものであり、表示信号（ＡＭ／ＰＭ）は、“０”のとき
ＡＭを、“１”のときＰＭを表示するためのものである
。上記２信号を入力とするＮＡＮＤ回路（ＮＡＮＤ，）
は、その出力“１”により第１のデコーダ回路１に、そ
の出力“０”により第２のデコーダ回路２に「それぞれ
切替えるものである。
２時間系表示、“１”のとき２４時間系表示を指示する
ものであり、表示信号（ＡＭ／ＰＭ）は、“０”のとき
ＡＭを、“１”のときＰＭを表示するためのものである
。上記２信号を入力とするＮＡＮＤ回路（ＮＡＮＤ，）
は、その出力“１”により第１のデコーダ回路１に、そ
の出力“０”により第２のデコーダ回路２に「それぞれ
切替えるものである。
このため、第ｉのデコーダ回路の１Ｇ隻数値変換出力に
それぞれ設けられたＭＳＦＥＴを上記ＮＡＮＤ回路の出
力で駆動し、第２のデコーダ回路のＩＧ隼数値変換出力
にそれぞれ設けられたＭＩＳＦＥＴを上記ＮＡＮＤ回路
の反転出力をィンバータ回路（ＩＮ２）で形成し、駆動
するものである。なお、第２のデコーダ出力である１Ｇ
隻数の０を表示する出力には、上記１幼時間系出力表示
のためのＮＡＮＤ回路の出力により駆動されるＭＩＳＦ
ＥＴを設けるものである。これは、２期時間系の０時を
表示するための出力であり、表示切替信号（１２／２４
）により駆動されるＭＩＳＦＥＴも上記出力線に設けｔ
一方、１幼時間系の１幼時を表示するための出力線には
、上記表示切換信号の反転信号により駆動される肌ＳＦ
ＥＴを設けるものである。これにより、２進出力“０”
“０”“０”“０”に対して１劉時間系表示のときは、
第１のデコーダ回路１のＩＱ隼数値２を出力し、２独特
間系表示のときは第２のデコーダ回路２の１Ｇ隻数値０
を出力する。
それぞれ設けられたＭＳＦＥＴを上記ＮＡＮＤ回路の出
力で駆動し、第２のデコーダ回路のＩＧ隼数値変換出力
にそれぞれ設けられたＭＩＳＦＥＴを上記ＮＡＮＤ回路
の反転出力をィンバータ回路（ＩＮ２）で形成し、駆動
するものである。なお、第２のデコーダ出力である１Ｇ
隻数の０を表示する出力には、上記１幼時間系出力表示
のためのＮＡＮＤ回路の出力により駆動されるＭＩＳＦ
ＥＴを設けるものである。これは、２期時間系の０時を
表示するための出力であり、表示切替信号（１２／２４
）により駆動されるＭＩＳＦＥＴも上記出力線に設けｔ
一方、１幼時間系の１幼時を表示するための出力線には
、上記表示切換信号の反転信号により駆動される肌ＳＦ
ＥＴを設けるものである。これにより、２進出力“０”
“０”“０”“０”に対して１劉時間系表示のときは、
第１のデコーダ回路１のＩＱ隼数値２を出力し、２独特
間系表示のときは第２のデコーダ回路２の１Ｇ隻数値０
を出力する。
なお、信号（１０Ｈ）は「 ２桁表示のとき、時分割に
より１桁づっセグメント出力を得るためのものである。
より１桁づっセグメント出力を得るためのものである。
この実施例においては、１錨時間系表示を行なう場合は
、上記ゲート回路３により第１のデコーダのみを動作さ
せるため、１数寿及び１〜１１時の表示出力が得られる
。また〜２独特間系表示を行なう場合は、上記ゲート回
路３により０時及び１餌時〜２糊時の表示は第２のデコ
ーダ回路を動作させ、１時から１１時までの表示は第１
のデコーダ回路を動作させて、この両者により０〜２細
寿の表示出力を得るものである。
、上記ゲート回路３により第１のデコーダのみを動作さ
せるため、１数寿及び１〜１１時の表示出力が得られる
。また〜２独特間系表示を行なう場合は、上記ゲート回
路３により０時及び１餌時〜２糊時の表示は第２のデコ
ーダ回路を動作させ、１時から１１時までの表示は第１
のデコーダ回路を動作させて、この両者により０〜２細
寿の表示出力を得るものである。
この実施例においては、上述のようにデコーダ回路を共
用するものであるため、その簡素化が図られ、大幅な素
子の削減が実現できる。したがって、１チップモノリシ
ツクＩＣにより電子式ディジタル時計を構成する場合に
極めて有役なものとなる。この発明は、前記実施例に限
定されず、種々の実施形態を探ることができる。
用するものであるため、その簡素化が図られ、大幅な素
子の削減が実現できる。したがって、１チップモノリシ
ツクＩＣにより電子式ディジタル時計を構成する場合に
極めて有役なものとなる。この発明は、前記実施例に限
定されず、種々の実施形態を探ることができる。
前記実施例においては、マスクＲＯＭを用いて説明した
が「各種論理回路を用いたデコーダ回路、ゲート回路で
あってもよい。
が「各種論理回路を用いたデコーダ回路、ゲート回路で
あってもよい。
第１図は、この発明の一実施例を示す論理回路図、第２
図は、数字表示装置のセグメントパターン図、第３図は
、第１図の回路記号を説明するための図である。 １，２……デコーダ回路、３・・・…ゲート回路。 精１図東Ｚ図 瀞３図
図は、数字表示装置のセグメントパターン図、第３図は
、第１図の回路記号を説明するための図である。 １，２……デコーダ回路、３・・・…ゲート回路。 精１図東Ｚ図 瀞３図
Claims (1)
- １ １２時間系と２４時間系との２つの表示機能を持ち
その入力情報として０〜１１の時間カウンタ情報及びＡ
Ｍ／ＰＭ情報とともに１２時間系／２４時間系表示切替
情報が与えられるデイジタル時計用表示回路であつて、
上記ＡＭ／ＰＭ情報と上記１２時間系／２４時間系表示
切替情報を受けるゲート回路と、上記１２時間系／２４
時間系表示切替情報が１２時間系を示しているとき及び
上記１２時間系／２４時間系表示切替情報が２４時間系
を示しかつ上記ＡＭ／ＰＭ情報がＡＭを示しているとき
の上記ゲート回路の出力によつて動作され動作中におい
て上記０〜１１の時間カウンタ情報に応じて１〜１１時
の表示用デコード信号を出力する第１のデコーダ回路と
、上記１２時間系／２４時間系切替情報が２４時間系を
示しかつ上記ＡＭ／ＰＭ情報がＰＭを示しているときの
上記ゲート回路の出力によつて動作され動作中において
上記時間カウンタ情報に応じて０時及び１２〜２３時の
表示用デコード信号を出力する第２のデコーダ回路とを
備えてなり、上記第１と第２のデコーダ回路の出力が共
通とされてなることを特徴とするデイジタル時計用表示
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9503277A JPS6022754B2 (ja) | 1977-08-10 | 1977-08-10 | デイジタル時計用表示回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9503277A JPS6022754B2 (ja) | 1977-08-10 | 1977-08-10 | デイジタル時計用表示回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5429679A JPS5429679A (en) | 1979-03-05 |
| JPS6022754B2 true JPS6022754B2 (ja) | 1985-06-04 |
Family
ID=14126737
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9503277A Expired JPS6022754B2 (ja) | 1977-08-10 | 1977-08-10 | デイジタル時計用表示回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6022754B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5658597U (ja) * | 1979-10-11 | 1981-05-20 |
-
1977
- 1977-08-10 JP JP9503277A patent/JPS6022754B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5429679A (en) | 1979-03-05 |
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