JPS60236193A - メモリセル回路 - Google Patents
メモリセル回路Info
- Publication number
- JPS60236193A JPS60236193A JP59092272A JP9227284A JPS60236193A JP S60236193 A JPS60236193 A JP S60236193A JP 59092272 A JP59092272 A JP 59092272A JP 9227284 A JP9227284 A JP 9227284A JP S60236193 A JPS60236193 A JP S60236193A
- Authority
- JP
- Japan
- Prior art keywords
- potential
- circuit
- memory cell
- nodes
- line
- Prior art date
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- Pending
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C15/00—Digital stores in which information comprising one or more characteristic parts is written into the store and in which information is read-out by searching for one or more of these characteristic parts, i.e. associative or content-addressed stores
- G11C15/04—Digital stores in which information comprising one or more characteristic parts is written into the store and in which information is read-out by searching for one or more of these characteristic parts, i.e. associative or content-addressed stores using semiconductor elements
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- Static Random-Access Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、高速動作可能な連想記憶回路の構成に関する
ものである。
ものである。
従来例の構成とその問題点
連想記憶回路（Ｃｏｎｔｅｎｔ Ａｄｄｒｅｓｓａｂｌ
ｅＭｅｍｏｒｙ ： ＣＡ Ｍ ）とは、通常のメモリ
とは逆にデータ（データのベクトル）を与えて同一のデ
ータが記憶されているかどうか、更に記憶されている場
合はデータの存在する番地を出力する機能を持ったメモ
リで、データの検索やソーティングを行なう場合、ＣＡ
Ｍを使うと直接ハードウェアで行えるため非常に高速に
実行でき有効である。従来ＣＡＭは例えば第１図に示す
構成をもっていた。
ｅＭｅｍｏｒｙ ： ＣＡ Ｍ ）とは、通常のメモリ
とは逆にデータ（データのベクトル）を与えて同一のデ
ータが記憶されているかどうか、更に記憶されている場
合はデータの存在する番地を出力する機能を持ったメモ
リで、データの検索やソーティングを行なう場合、ＣＡ
Ｍを使うと直接ハードウェアで行えるため非常に高速に
実行でき有効である。従来ＣＡＭは例えば第１図に示す
構成をもっていた。
第１図で、ＲＡＭは通常のランダムアクセスメモリでそ
のうちＡＤはアドレスデコーダ、（Ｍｏが記憶要素（メ
モリセル）部分である。Ｃはカウンターで起動信号ＳＴ
が入力されるとカウントを開始し、バイナリ−出力Ａ１
〜Ａｍがアドレス信号としてアドレスデコーダＡＤに印
加される。ＲＡＭの語数（第１図の例では上下の段数に
対応）を２ｍとするとカウンターは２１１ｎマでカウン
トする。従ってＡ、の本数はｍ本必要である。Ｄ′１〜
Ｄｎは比較用の参照データの入力端子でＲＡＭから出力
されたデータＤ１〜Ｄｎと比較器Ｅで各ビットを比較し
、全て同一であれば出力Ｅ１〜ＥｎＫ全て「１」符号が
出力される。このときのアドレス（即ちカウンタ出力Ａ
１〜Ａｍ）をしらべることで、ＣＡＭとしての機能が実
現できる。
のうちＡＤはアドレスデコーダ、（Ｍｏが記憶要素（メ
モリセル）部分である。Ｃはカウンターで起動信号ＳＴ
が入力されるとカウントを開始し、バイナリ−出力Ａ１
〜Ａｍがアドレス信号としてアドレスデコーダＡＤに印
加される。ＲＡＭの語数（第１図の例では上下の段数に
対応）を２ｍとするとカウンターは２１１ｎマでカウン
トする。従ってＡ、の本数はｍ本必要である。Ｄ′１〜
Ｄｎは比較用の参照データの入力端子でＲＡＭから出力
されたデータＤ１〜Ｄｎと比較器Ｅで各ビットを比較し
、全て同一であれば出力Ｅ１〜ＥｎＫ全て「１」符号が
出力される。このときのアドレス（即ちカウンタ出力Ａ
１〜Ａｍ）をしらべることで、ＣＡＭとしての機能が実
現できる。
この従来方式の欠点は、一つの参照データについて一致
をしらべるのに２ｎサイクルの時間が必要なことである
。高速のＣＡＭの場合１サイクルは０．１μｓｅｃ程度
、アドレスビット数ｎは１０ビット以上で、２ 即ち１
０００サイクル以上かかる。つまり高速のＣＡＭでも１
回の処理に１００μ８ｅＣ程度以上の時間がかかること
になり、高速の演算回路等の各種演算（四則演算等）の
実行時間（１μ〜数十μ８ＱＣ）に比べ非常に遅く、プ
ログラム実行上の問題点になっていた。
をしらべるのに２ｎサイクルの時間が必要なことである
。高速のＣＡＭの場合１サイクルは０．１μｓｅｃ程度
、アドレスビット数ｎは１０ビット以上で、２ 即ち１
０００サイクル以上かかる。つまり高速のＣＡＭでも１
回の処理に１００μ８ｅＣ程度以上の時間がかかること
になり、高速の演算回路等の各種演算（四則演算等）の
実行時間（１μ〜数十μ８ＱＣ）に比べ非常に遅く、プ
ログラム実行上の問題点になっていた。
次に、上述の第１図の例では動作速度が非常に遅くなる
ので、通常のＲＡＭ等に比べ大巾に集積度を犠牲にしそ
の代りに高速の動作を得るようにした例を第２図に示す
。第２図はこの例の基本メモリセルの回路を示し、０）
）は（ａ）のセルを用いたメモリアレイの構成を示す。
ので、通常のＲＡＭ等に比べ大巾に集積度を犠牲にしそ
の代りに高速の動作を得るようにした例を第２図に示す
。第２図はこの例の基本メモリセルの回路を示し、０）
）は（ａ）のセルを用いたメモリアレイの構成を示す。
（ａ）の内Ｍ１で示されたセルの上半分は通常のスタテ
ィックＲＡＭのメモリセルと同一であり、Ｃ（Ｃ１，Ｃ
２・・・・・Ｃ４）はアドレス信号を印加するワード線
、ａ （＆１・・・・・・ａ ｎ ）＋ｂ（ｂｌ・・・
・・・ｂｎ）はデータの入出力を行なうビット線対であ
る。通常のスタティックＲＡＭと同一の動作で情報を記
憶し、次に、連想メモリとして使用する場合は、ａ、ｂ
に相補的な電位で参照デー６、−ツ タ信号を印加すると、節点Ｎ１ で記憶されているデー
タとの排他的論理和の否定出力ＤＮ１＝Ｍ−Ｂ＋Ｍ・Ｂ
、ＤＮｌ：Ｎ１の状態、Ｍ：記憶状態、Ｂ：ビット線の
状態、各 はその否定）が得られる。つまり一致すれば
Ｎ１はパ１”、一致しなければＮ１はｏ”となる。
ィックＲＡＭのメモリセルと同一であり、Ｃ（Ｃ１，Ｃ
２・・・・・Ｃ４）はアドレス信号を印加するワード線
、ａ （＆１・・・・・・ａ ｎ ）＋ｂ（ｂｌ・・・
・・・ｂｎ）はデータの入出力を行なうビット線対であ
る。通常のスタティックＲＡＭと同一の動作で情報を記
憶し、次に、連想メモリとして使用する場合は、ａ、ｂ
に相補的な電位で参照デー６、−ツ タ信号を印加すると、節点Ｎ１ で記憶されているデー
タとの排他的論理和の否定出力ＤＮ１＝Ｍ−Ｂ＋Ｍ・Ｂ
、ＤＮｌ：Ｎ１の状態、Ｍ：記憶状態、Ｂ：ビット線の
状態、各 はその否定）が得られる。つまり一致すれば
Ｎ１はパ１”、一致しなければＮ１はｏ”となる。
次にｎビットからなる１ワ一ド全体での一致。
不一致を検出するために、各ビットの否定排他論理和出
力を順次論理積をとりながら伝搬させ、最終的に右端で
全ビットの論理積が得られるようにする。左にあるセル
で一つでも不一致ビットがあれば、第２図（、）の節点
Ｎ２の状態が”０”となり論理積出力Ｎ３も“０”とな
る。通常の集積回路で論理積を１段のゲートで構成する
のは困難であるので、否定論理積（ＮＡＮＤ）と反転回
路（インバータ）の直列接続でこれを実現する。この第
２の従来例の問題点は、 （１）基本セルを構成する回路素子数がかなり多くなる
。例ばＮｃｈ形のＬＳＩでは通常のＲＡＭ部（Ｍｌ）が
６素子の上に追加部（Ｍ２）で１４素子必要であり、単
純に見積っても、単位面積当りの記憶容量が％〜％に劣
化する。
力を順次論理積をとりながら伝搬させ、最終的に右端で
全ビットの論理積が得られるようにする。左にあるセル
で一つでも不一致ビットがあれば、第２図（、）の節点
Ｎ２の状態が”０”となり論理積出力Ｎ３も“０”とな
る。通常の集積回路で論理積を１段のゲートで構成する
のは困難であるので、否定論理積（ＮＡＮＤ）と反転回
路（インバータ）の直列接続でこれを実現する。この第
２の従来例の問題点は、 （１）基本セルを構成する回路素子数がかなり多くなる
。例ばＮｃｈ形のＬＳＩでは通常のＲＡＭ部（Ｍｌ）が
６素子の上に追加部（Ｍ２）で１４素子必要であり、単
純に見積っても、単位面積当りの記憶容量が％〜％に劣
化する。
（２）１ワ一ド分全体の一致、不一致を検出するためＮ
ＡＮＤとインバータを各ビットで経由する。したがって
、１０ビット以上のワード構成のものでは、この伝搬遅
延により、アクセスが速度が制限される。
ＡＮＤとインバータを各ビットで経由する。したがって
、１０ビット以上のワード構成のものでは、この伝搬遅
延により、アクセスが速度が制限される。
このように、第２図では、ＬＳＩとして製作した場合記
憶容量が小さく、その割には動作速度が充分に高速にな
らない連想メモリしか得られなかった。
憶容量が小さく、その割には動作速度が充分に高速にな
らない連想メモリしか得られなかった。
発明の目的
従って本発明の目的とするところは、通常のＲＡＭセル
に比べさほど大きくないメモリセルで構成され、かつ第
２図等の例より高速な動作をする連想メモリを得ること
にある。
に比べさほど大きくないメモリセルで構成され、かつ第
２図等の例より高速な動作をする連想メモリを得ること
にある。
発明の構成
本発明にかかるメモリセル回路は、相補的な電位を有す
る二部点を持つ双安定回路と、この二部点の各々と二本
のビット線との電気的接続を制御７ へ−７ する二部の第１．第２のスイッチ素子と、これらスイッ
チ素子を制御する一本のワード線からなるメモリ要素に
対して、前記ワード線と同一方向に一本のセンス線を設
け、前記二節点のうち一節点の電位によって制御される
第３のスイッチ素子と前記二本のビット線のうち一本の
ビット線の電位によって制御される第４のスイッチ素子
を直列に接続した第１の回路要素を前記センス線と電源
との間に接続し、同時に前記二節点のうち他の節点の電
位によって制御される第６のスイッチ素子と前記二本の
ビット線のうち他のビット線の電位によって制御される
第６のスイッチ素子とを直列に接続した第２の回路要素
を前記第１の回路要素と並列に前記センス線と上記電源
に接続することを特徴とするものである。
る二部点を持つ双安定回路と、この二部点の各々と二本
のビット線との電気的接続を制御７ へ−７ する二部の第１．第２のスイッチ素子と、これらスイッ
チ素子を制御する一本のワード線からなるメモリ要素に
対して、前記ワード線と同一方向に一本のセンス線を設
け、前記二節点のうち一節点の電位によって制御される
第３のスイッチ素子と前記二本のビット線のうち一本の
ビット線の電位によって制御される第４のスイッチ素子
を直列に接続した第１の回路要素を前記センス線と電源
との間に接続し、同時に前記二節点のうち他の節点の電
位によって制御される第６のスイッチ素子と前記二本の
ビット線のうち他のビット線の電位によって制御される
第６のスイッチ素子とを直列に接続した第２の回路要素
を前記第１の回路要素と並列に前記センス線と上記電源
に接続することを特徴とするものである。
実施例の説明
第３図に本発明の各実施例にかかるＣＡＭの記憶要素（
メモリセル）構造を示す。図中点線で囲った部分Ｍ０は
従来のスタティックＲＡＭと同一のセル構造でピア）線
ａ、ｂでデータの読み書きが行なわれ、ワード線Ｃでア
クセスするセルの行が選択される。インバータエ。、Ｉ
２によって双安定回路を構成し、相補的な電位をもつ節
点Ｘ、Ｙとビット線ａ、ｂの各４間の電気的接続は絶縁
ゲート型、電界効果トランジスタ（ＩＧＦＥＴ）Ｑｌ。
メモリセル）構造を示す。図中点線で囲った部分Ｍ０は
従来のスタティックＲＡＭと同一のセル構造でピア）線
ａ、ｂでデータの読み書きが行なわれ、ワード線Ｃでア
クセスするセルの行が選択される。インバータエ。、Ｉ
２によって双安定回路を構成し、相補的な電位をもつ節
点Ｘ、Ｙとビット線ａ、ｂの各４間の電気的接続は絶縁
ゲート型、電界効果トランジスタ（ＩＧＦＥＴ）Ｑｌ。
Ｑ２によって制御される。これがＮチャンネル型ＩＧＦ
ＤＴであればワード線Ｃを高電位にすることでＱｌ、Ｑ
２は導通状態になり、そのワード線上に並んだメモリセ
ルに対してデータの書き込みゃ読み出しが行なわれる。
ＤＴであればワード線Ｃを高電位にすることでＱｌ、Ｑ
２は導通状態になり、そのワード線上に並んだメモリセ
ルに対してデータの書き込みゃ読み出しが行なわれる。
さて本発明のメモリセルはＭｏに、スイッチ素子Ｑ３．
Ｑ４．Ｑ６．Ｑ６とセンス線ｄが追加されている。
Ｑ４．Ｑ６．Ｑ６とセンス線ｄが追加されている。
回路構成はメモリセルの一部であるＭ。の相補的な節点
Ｘ、Ｙの電位によって制御されるスイッチ素子Ｑ５．Ｑ
３と相補的なビット線ａ、ｂの電位によって制御される
スイッチ素子Ｑ４．Ｑ６とを各々直列接続し、かつ、Ｑ
３−０４．Ｑ６−０６の両回路を並列にしてセンス線と
電源（第３図の例では低電位電源）間に接続する。
Ｘ、Ｙの電位によって制御されるスイッチ素子Ｑ５．Ｑ
３と相補的なビット線ａ、ｂの電位によって制御される
スイッチ素子Ｑ４．Ｑ６とを各々直列接続し、かつ、Ｑ
３−０４．Ｑ６−０６の両回路を並列にしてセンス線と
電源（第３図の例では低電位電源）間に接続する。
く動作説明〉
９ ベ−７
説明を簡単にするため、Ｑ３．Ｑ４．Ｑ５．Ｑ６をＮチ
ャンネル型ＩＧＦＥＴ と仮定するが、Ｐチャンネル型
ＩＧＦＥＴやその他のスイッチング素子であっても信号
の極性を考慮する等すれば全て同等の機能を持たせるこ
とができる。
ャンネル型ＩＧＦＥＴ と仮定するが、Ｐチャンネル型
ＩＧＦＥＴやその他のスイッチング素子であっても信号
の極性を考慮する等すれば全て同等の機能を持たせるこ
とができる。
このメモリセルＭが一致検出機能を持つことを説明する
。
。
あるワードのデータが比較用参照データと一致している
か不一致かはセンス線ｄが高電位か低電位かによって判
別する。
か不一致かはセンス線ｄが高電位か低電位かによって判
別する。
まず、一致検出動作開始前にセンス線ｄの電位を高電位
に設定しておく。第４図に示したようにセンス線のワー
ド方向の端部に電位検出用のセンスアンプＳＡと負荷要
素ＲＬを接続し、ＲＬの他端を高電位電源ＶＤに接続し
、更に全ビット線の初期状態を低電位に保持しておけば
センス線はＲＬを介して高電位に充電され、初期設定が
完了する。
に設定しておく。第４図に示したようにセンス線のワー
ド方向の端部に電位検出用のセンスアンプＳＡと負荷要
素ＲＬを接続し、ＲＬの他端を高電位電源ＶＤに接続し
、更に全ビット線の初期状態を低電位に保持しておけば
センス線はＲＬを介して高電位に充電され、初期設定が
完了する。
但しワード線Ｃは一致検出動作時は常に低電位とし、Ｑ
ｌ、Ｑ２はＯＦＦ状態にしておく。
ｌ、Ｑ２はＯＦＦ状態にしておく。
次に、比較参照用データを電位情報としてピッ１゜
ト線に相補的に供給する。これはスタティックＲＡＭに
おけるデータ書き込み動作と同一動作である。例えば第
３図に示すメモリセルの記憶されている情報がＸ：高電
位、Ｙ：低電位（これをパ１″状態と定義する）であり
、一方ピット線に供給される電位をビット線ａ：高電位
、ビット線り＝低電位（これを参照データとして１”が
供給されていると定義する）とするとＱ３．Ｑ４．Ｑ５
゜Ｑ６の各々の状態はＱ３：ＯＦＦ Ｑ４： ○ＮＱ５
：○Ｎ Ｑ６： ＯＦＦ となり直列接続されたＱ３−０４．Ｑ５−０６の何れの
回路もＯＦＦ状態となる。メモリセル回路の構成はビッ
ト線ａ、ｂについて対称的になっているので、記憶デー
タが、ｘ：低電位、Ｙ：高電位（即ち“０”）参照デー
タが、ピント線ａ：低電位、ピット線り：高電位（即ち
参照データ”ｏ’）の場合もＱ３−Ｑ４．Ｑ６−Ｑ６の
両回路がＯＦＦ状態になる。以上まとめると記憶データ
と参照用データが同一の場合０３−Ｑ４．Ｑ５−０６の
両回路はＯＦＦである。他方、参照データと記憶データ
が１１ へ−７ 異なる場合例えば参照データ′°０”、記憶データ”１
″のとき Ｑ：ＯＦＦ Ｑ４ ：ＯＦＦ Ｑ ： ○ＮＱ６ ： ＯＮ になりＱ５−０６の回路はＯＮになる。
おけるデータ書き込み動作と同一動作である。例えば第
３図に示すメモリセルの記憶されている情報がＸ：高電
位、Ｙ：低電位（これをパ１″状態と定義する）であり
、一方ピット線に供給される電位をビット線ａ：高電位
、ビット線り＝低電位（これを参照データとして１”が
供給されていると定義する）とするとＱ３．Ｑ４．Ｑ５
゜Ｑ６の各々の状態はＱ３：ＯＦＦ Ｑ４： ○ＮＱ５
：○Ｎ Ｑ６： ＯＦＦ となり直列接続されたＱ３−０４．Ｑ５−０６の何れの
回路もＯＦＦ状態となる。メモリセル回路の構成はビッ
ト線ａ、ｂについて対称的になっているので、記憶デー
タが、ｘ：低電位、Ｙ：高電位（即ち“０”）参照デー
タが、ピント線ａ：低電位、ピット線り：高電位（即ち
参照データ”ｏ’）の場合もＱ３−Ｑ４．Ｑ６−Ｑ６の
両回路がＯＦＦ状態になる。以上まとめると記憶データ
と参照用データが同一の場合０３−Ｑ４．Ｑ５−０６の
両回路はＯＦＦである。他方、参照データと記憶データ
が１１ へ−７ 異なる場合例えば参照データ′°０”、記憶データ”１
″のとき Ｑ：ＯＦＦ Ｑ４ ：ＯＦＦ Ｑ ： ○ＮＱ６ ： ＯＮ になりＱ５−０６の回路はＯＮになる。
従ってセンス線ｄから低電位電源（この場合アース）に
電流が流れ、負荷要素の抵抗値をある程度以上高く選ん
でおけばセンス線ｄの電位が低くなる。一つのワード中
に１ビツトでも参照データと記憶データとの間に相違が
あればＯＮの回路が存在するので、センス線ｄの電位が
低下し、不一致の検出が可能である。
電流が流れ、負荷要素の抵抗値をある程度以上高く選ん
でおけばセンス線ｄの電位が低くなる。一つのワード中
に１ビツトでも参照データと記憶データとの間に相違が
あればＯＮの回路が存在するので、センス線ｄの電位が
低下し、不一致の検出が可能である。
第３図ではＱ３．Ｑ６の制御電位として各々Ｙ。
Ｘの節点電位を使っているが、逆にＸを０３．ＹをＱ５
に接続しても一致検出動作が可能である。但しこの場合
、記憶データの極性を逆に考えねばならない。即ちＸ：
高電位、Ｙ：低電位の状態を０″′と定義し、Ｘ：低電
位、Ｙ：高電位の状態を１″と定義せねばならない。
に接続しても一致検出動作が可能である。但しこの場合
、記憶データの極性を逆に考えねばならない。即ちＸ：
高電位、Ｙ：低電位の状態を０″′と定義し、Ｘ：低電
位、Ｙ：高電位の状態を１″と定義せねばならない。
発明の詳細
な説明から明きらかなように、本発明のメモリセルでは
連想メモリ用のセルとして正しく動作するだけでなく構
成トランジスタ数が通常のスタティックＲＡＭのメモリ
セルに４箇加えただけでよいので極めて小規模であり、
高い集積度のものが得られる。しかも一致検出動作速度
は通常のスタティックＲＡＭの読み出し動作速度並みで
あり、従来例の欠点が全て克服される。また製造プロセ
スの容易さや集積度が極めて高くなるという点からスイ
ッチ素子Ｑ３．Ｑ４．Ｑ５．Ｑ６を全てＭＩ ５ＦＥＴ
（絶縁ゲート型電界効果トランジスタ）にするのは極め
て有効である。
連想メモリ用のセルとして正しく動作するだけでなく構
成トランジスタ数が通常のスタティックＲＡＭのメモリ
セルに４箇加えただけでよいので極めて小規模であり、
高い集積度のものが得られる。しかも一致検出動作速度
は通常のスタティックＲＡＭの読み出し動作速度並みで
あり、従来例の欠点が全て克服される。また製造プロセ
スの容易さや集積度が極めて高くなるという点からスイ
ッチ素子Ｑ３．Ｑ４．Ｑ５．Ｑ６を全てＭＩ ５ＦＥＴ
（絶縁ゲート型電界効果トランジスタ）にするのは極め
て有効である。
第１図は従来の連想メモリ構成例を示す図、第２図（ａ
） 、 （ｂ）は他の従来の連想メモリ構成例を示す図
、第３図は本発明の一実施例の連想メモリセルの構造を
示す図、第４図は本発明のメモリセルを並置し連想メモ
リの１ワードとする構成例を示す図である。 ａ、ｂ・・・・・・ピットｉ、Ｃ−＝・・ワード線、１
１．Ｉ。 １３、、、・ ・・・・・・インバータ、Ｘ、Ｙ・・・・・・節点、Ｑ
１〜Ｑ６・・・・・・ＩＧＦＥＴ（スイッチ素子）０ 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図 （処 憾
） 、 （ｂ）は他の従来の連想メモリ構成例を示す図
、第３図は本発明の一実施例の連想メモリセルの構造を
示す図、第４図は本発明のメモリセルを並置し連想メモ
リの１ワードとする構成例を示す図である。 ａ、ｂ・・・・・・ピットｉ、Ｃ−＝・・ワード線、１
１．Ｉ。 １３、、、・ ・・・・・・インバータ、Ｘ、Ｙ・・・・・・節点、Ｑ
１〜Ｑ６・・・・・・ＩＧＦＥＴ（スイッチ素子）０ 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図 （処 憾
Claims (2)
- （１）相線的な電位を有する二節点を持つ双安定回路と
、この二節点の各々と二本のビット線との電気的接続を
制御する三筒の第１．第２のスイッチ素子と、これらス
イッチ素子を制御する一本のワード線からなるメモリ要
素に対して、前記ワード線と同一方向に一本のセンス線
を設け、前記二節点のうち一節点の電位によって制御さ
れる第３のスイッチ素子と前記二本のピント線のうち一
本のビット線の電位によって制御される第４のスイッチ
素子を直列に接続した第１の回路要素を前記センス線と
電源との間に接続し、同時に前記二節点のうち他の節点
の電位によって制御される第６のスイッチ素子と前記二
本のビット線のうち他のビット線の電位によって制御さ
れる第６のスイッチ素子とを直列に接続した第２の回路
要素を前記第１の回路要素と並列に前記センス線と上記
電源に接続することを特徴とするメモリセル回路。 - （２）第３．第４．第５．第６のスイッチ素子として絶
縁ゲート型電界効果トランジスタを用い、各二節点を前
記第３．第６の絶縁ゲート型電界効果トランジスタのゲ
ートに接続し、前記各二本のビット線を前記第４．第６
の絶縁ゲート型電界効果トランジスタのゲートに接続す
ることを特徴とする特許請求の範囲第１項に記載のメモ
リセル回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59092272A JPS60236193A (ja) | 1984-05-08 | 1984-05-08 | メモリセル回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59092272A JPS60236193A (ja) | 1984-05-08 | 1984-05-08 | メモリセル回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60236193A true JPS60236193A (ja) | 1985-11-22 |
Family
ID=14049758
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59092272A Pending JPS60236193A (ja) | 1984-05-08 | 1984-05-08 | メモリセル回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60236193A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63281299A (ja) * | 1987-05-13 | 1988-11-17 | Hitachi Ltd | 連想メモリ装置 |
| US5305262A (en) * | 1991-09-11 | 1994-04-19 | Kawasaki Steel Corporation | Semiconductor integrated circuit |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53136447A (en) * | 1977-05-02 | 1978-11-29 | Nippon Telegr & Teleph Corp <Ntt> | Associative memory |
-
1984
- 1984-05-08 JP JP59092272A patent/JPS60236193A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53136447A (en) * | 1977-05-02 | 1978-11-29 | Nippon Telegr & Teleph Corp <Ntt> | Associative memory |
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| US5305262A (en) * | 1991-09-11 | 1994-04-19 | Kawasaki Steel Corporation | Semiconductor integrated circuit |
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