JPS60236596A - 位相同期化クロツク発生回路 - Google Patents
位相同期化クロツク発生回路Info
- Publication number
- JPS60236596A JPS60236596A JP60082352A JP8235285A JPS60236596A JP S60236596 A JPS60236596 A JP S60236596A JP 60082352 A JP60082352 A JP 60082352A JP 8235285 A JP8235285 A JP 8235285A JP S60236596 A JPS60236596 A JP S60236596A
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- JP
- Japan
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- signal
- phase
- circuit
- sampling
- converter
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、複合カラーテレビジョン信号をディジタル化
する際の標本化パルス信号を作成する回路、とくに、色
副搬送波バースト信号に位相ロックした標本化パルス信
号を発生させる回路に関する。
する際の標本化パルス信号を作成する回路、とくに、色
副搬送波バースト信号に位相ロックした標本化パルス信
号を発生させる回路に関する。
ＮＴＳＣ信号等の複合カラーテレビジョン信号をディジ
タル信号にする際、標本化の位相を色副搬送波信号の所
定の位相に位相ロックさせる必要が生じる場合がある。
タル信号にする際、標本化の位相を色副搬送波信号の所
定の位相に位相ロックさせる必要が生じる場合がある。
従来、色副搬送波バースト信号との位相同期には、アナ
ログ形のＰＬＬ（位相同期回路）が用いられていたが、
位相同期の安定度位相調整の自動化等に難点があった。
ログ形のＰＬＬ（位相同期回路）が用いられていたが、
位相同期の安定度位相調整の自動化等に難点があった。
このため、アナログ・ディジタル（Ａ／Ｄ）変換器を位
相比較器として使用するディジタル形の位相同期回路が
用いられるようになった。第】図はその従来知られてい
るディジタル位相同期回路の構成を示すもので、入力端
子１にアナログ信号（ＮＴＳＣカラーテレビジョン信号
）を入力し、これをＡ／Ｄ変換器２でディジタル化する
際の標本化パルス信号９の位相を色副搬送波信号の所定
の位相にロックさせる。そのため、バースト信号が存在
している間だけスイッチ４を閉じ標本化量子化された信
号を位相差検出回路５に取り込み、所定標本位相との位
相差δを算出する。第２図はこの様子を示すもので、色
副搬送波バースト信号を Ａｓ１ｎ （２π ｆ Ｂ（Ｈｔ ＋ φ）＋ＡＯとし
、所定標本位相を副搬送波周波数のφ＝０゜Ｐ□＝Ａｓ
ｉｎ （２ｚｆ Ｂｃδ）＋Ａ０となり、これがＡ／Ｄ
変換器２で量子化されるため、第２図（ｂ）に示すよう
に、δにより階段となった信号が得られる。これから直
流値ＡＯを減すると誤差信号Ｅが得られる。これを積分
回路６で積分し、Ｄ／Ａ変換器７でアナログ信号に戻し
、電圧制御発振器（ＶＣＯ）８に入力する。標本化位相
差δが１６１１以下の場合は誤差信号Ｅは０であり、δ
が右方（左方）にずれると＋ｎ（−ｎ）（ｎは量子化レ
ベルを示す）の誤差出力が得られる。従ってＤ／、Ａ出
力が正（負）の場合には発振周波数が低くなるように、
ＶＣＯ８を制御する。
相比較器として使用するディジタル形の位相同期回路が
用いられるようになった。第】図はその従来知られてい
るディジタル位相同期回路の構成を示すもので、入力端
子１にアナログ信号（ＮＴＳＣカラーテレビジョン信号
）を入力し、これをＡ／Ｄ変換器２でディジタル化する
際の標本化パルス信号９の位相を色副搬送波信号の所定
の位相にロックさせる。そのため、バースト信号が存在
している間だけスイッチ４を閉じ標本化量子化された信
号を位相差検出回路５に取り込み、所定標本位相との位
相差δを算出する。第２図はこの様子を示すもので、色
副搬送波バースト信号を Ａｓ１ｎ （２π ｆ Ｂ（Ｈｔ ＋ φ）＋ＡＯとし
、所定標本位相を副搬送波周波数のφ＝０゜Ｐ□＝Ａｓ
ｉｎ （２ｚｆ Ｂｃδ）＋Ａ０となり、これがＡ／Ｄ
変換器２で量子化されるため、第２図（ｂ）に示すよう
に、δにより階段となった信号が得られる。これから直
流値ＡＯを減すると誤差信号Ｅが得られる。これを積分
回路６で積分し、Ｄ／Ａ変換器７でアナログ信号に戻し
、電圧制御発振器（ＶＣＯ）８に入力する。標本化位相
差δが１６１１以下の場合は誤差信号Ｅは０であり、δ
が右方（左方）にずれると＋ｎ（−ｎ）（ｎは量子化レ
ベルを示す）の誤差出力が得られる。従ってＤ／、Ａ出
力が正（負）の場合には発振周波数が低くなるように、
ＶＣＯ８を制御する。
これにより、２−３−６−７−８の閉ループにより、標
本化位相誤差δはＯとなるように動作し、所定の標本位
相を持った標本化パルス信号９が得られる。
本化位相誤差δはＯとなるように動作し、所定の標本位
相を持った標本化パルス信号９が得られる。
ところで、第２図において、量子化のため１δ１≦δ□
では誤差出力０となり、この範囲内にある限り、δ＝０
とする制御は出来ない。これがディジタル形の欠点であ
る。
では誤差出力０となり、この範囲内にある限り、δ＝０
とする制御は出来ない。これがディジタル形の欠点であ
る。
不感帯幅δ１をできる限り狭くするには、量子化の階段
をこまかくする必要があるが、これはＡ／Ｄ変換器２の
量子化ビット数を増やすことになり、経済的でない。
をこまかくする必要があるが、これはＡ／Ｄ変換器２の
量子化ビット数を増やすことになり、経済的でない。
従って、本発明は以上の問題点を解決し、わずかな回路
を付加するのみで、不感帯幅δ□を著しく狭くできる高
精度の位相同期化標本化パルス発生回路を提供すること
を目的とする。
を付加するのみで、不感帯幅δ□を著しく狭くできる高
精度の位相同期化標本化パルス発生回路を提供すること
を目的とする。
上記目的を達成するため１本発明では、位相差を検出す
べき標本値を得る標本化パルスの時刻を所定の時刻から
Δｔ１あるいはΔｔ２だけずらし、誤差信号がＯとなる
不感帯域を極めて狭くするものである。
べき標本値を得る標本化パルスの時刻を所定の時刻から
Δｔ１あるいはΔｔ２だけずらし、誤差信号がＯとなる
不感帯域を極めて狭くするものである。
［発明の実施例〕
以下、本発明を実施例を参照して詳細に説明する。第３
図は本発明の位相同期化クロック発生回路の一実施例の
動作説明図である。すなわち、ｆｓｃの４倍でかつφ＝
０を所定位相として、標本化する場合、φ＝０に対応す
る標本化はＰ Ｏ＋ φ＝πに対応する標本値Ｐ２の標
本化パルスの発生時刻を微小時間（後述）Δｔ□だけ前
後にずらせる。その場合Ｐｏが所定標本化時刻よりδた
けずれている場合の誤差信号（Ｐａ Ａｏ）は第２図の
Ｅが全体に左方にΔｔ１だけずれたものとなる。
図は本発明の位相同期化クロック発生回路の一実施例の
動作説明図である。すなわち、ｆｓｃの４倍でかつφ＝
０を所定位相として、標本化する場合、φ＝０に対応す
る標本化はＰ Ｏ＋ φ＝πに対応する標本値Ｐ２の標
本化パルスの発生時刻を微小時間（後述）Δｔ□だけ前
後にずらせる。その場合Ｐｏが所定標本化時刻よりδた
けずれている場合の誤差信号（Ｐａ Ａｏ）は第２図の
Ｅが全体に左方にΔｔ１だけずれたものとなる。
また、Ｐ２ＡＯは同様に極性が反転しかつ右方にΔｔ、
たけずれたものとなる。従って、ｐｏ−Ｐ２をめると第
３図（ｂ）に対するように、誤差出力値０は原点を中心
に２（δ１−Δｔ□）時間以内となり、第２図の従来例
２δ１より２Δｔまたけ狭くすることができる。
たけずれたものとなる。従って、ｐｏ−Ｐ２をめると第
３図（ｂ）に対するように、誤差出力値０は原点を中心
に２（δ１−Δｔ□）時間以内となり、第２図の従来例
２δ１より２Δｔまたけ狭くすることができる。
第４図（ａ）は本発明による位相同期化クロック発生回
路の一実施例の構成を示す図で、第１図の構成に対し、
標本化信号作成回路１０が追加され、〜 他の同一番号を付す部分の構成は同じである。同図（ｂ
）がこの標本化信号作成回路１０の構成を示しｖｃｏｓ
の出力である標本化の為のパルス信号は２個の遅延回路
１１，１２で夫々微小時間Δｔ□たけ遅延され、それぞ
れのパルス信号がスイッチ１３で切換選択されて、Ａ／
Ｄ変換器２の標本化パルス信号として供給される。第４
図（ｃ）は実際のテレビジョン信号に対し、スイッチ１
３の切換られる様子を示したもので、通常は端子すの位
置にあるスイッチは、各走査線のバースト期間のみ、位
相比較のために、色副搬送波の半周期ごとに端子ａある
いはＣに切換えられ、標準の標本化タイミングに対して
、±Δｔ□だけシフトした時点での標本化が行なわれる
。これにより、第３図で説明したように、高精度の位相
比較が可能となる。
路の一実施例の構成を示す図で、第１図の構成に対し、
標本化信号作成回路１０が追加され、〜 他の同一番号を付す部分の構成は同じである。同図（ｂ
）がこの標本化信号作成回路１０の構成を示しｖｃｏｓ
の出力である標本化の為のパルス信号は２個の遅延回路
１１，１２で夫々微小時間Δｔ□たけ遅延され、それぞ
れのパルス信号がスイッチ１３で切換選択されて、Ａ／
Ｄ変換器２の標本化パルス信号として供給される。第４
図（ｃ）は実際のテレビジョン信号に対し、スイッチ１
３の切換られる様子を示したもので、通常は端子すの位
置にあるスイッチは、各走査線のバースト期間のみ、位
相比較のために、色副搬送波の半周期ごとに端子ａある
いはＣに切換えられ、標準の標本化タイミングに対して
、±Δｔ□だけシフトした時点での標本化が行なわれる
。これにより、第３図で説明したように、高精度の位相
比較が可能となる。
以上の実施例は標本化周波数ｆｓが色副搬送波周波数ｆ
ｓＧの４倍の場合について説明したが、これに限定され
ることなく、本発明は一般にｆ Ｂ＝−ｆ Ｂ ｃ、（
ｍ、 ｎ ：正整数）の場合にも適用可能である。この
場合、ａｍ本化周期ごとの標本化パルスは、ｆＢＣの一
定位相の標本化となるため、その標本化パルスを微小時
間シフトさせて、第３図で述べた標本位相で標本化する
。
ｓＧの４倍の場合について説明したが、これに限定され
ることなく、本発明は一般にｆ Ｂ＝−ｆ Ｂ ｃ、（
ｍ、 ｎ ：正整数）の場合にも適用可能である。この
場合、ａｍ本化周期ごとの標本化パルスは、ｆＢＣの一
定位相の標本化となるため、その標本化パルスを微小時
間シフトさせて、第３図で述べた標本位相で標本化する
。
なお、第３図においては、色副搬送波信号の位相０とπ
の位相から±Δｔ１だけシフトした時刻で標本化して、
その標本値Ｐ。およびＰ２を用いて位相比較した。この
場合、Ａ／Ｄ変換器あるいは入力信号に含まれている直
流変動が吸収され、高精度の位相比較が可能である。従
って、ｆｓｃで標本化する場合は、ｆｇｏのＯ相、π相
に最も近い標本化時刻の標本化パルスを選び、これを微
小時間シフトさせて、第３図のＰ Ｏ＋Ｐ２を得るよう
に構成する。
の位相から±Δｔ１だけシフトした時刻で標本化して、
その標本値Ｐ。およびＰ２を用いて位相比較した。この
場合、Ａ／Ｄ変換器あるいは入力信号に含まれている直
流変動が吸収され、高精度の位相比較が可能である。従
って、ｆｓｃで標本化する場合は、ｆｇｏのＯ相、π相
に最も近い標本化時刻の標本化パルスを選び、これを微
小時間シフトさせて、第３図のＰ Ｏ＋Ｐ２を得るよう
に構成する。
また１位相比較は、バースト期間の複数周期の位相比較
結果を平均化して行なうようにすれば、ランダムな雑音
による誤差を平均化でき、抑圧することができる。
結果を平均化して行なうようにすれば、ランダムな雑音
による誤差を平均化でき、抑圧することができる。
以上説明したごとく、本発明によれば、位相比較するバ
ースト期間においては、標本化パルスを所定の位相比較
用標本化位相（例えば０＋Δｔ１π−Δｔ２）にシフト
させて標本化しているため、任意の不感帯幅の高精度の
位相比較が実現でき、バースト信号の所定位相にロック
した高安定の標本化クロック信号を発生させることがで
きる。
ースト期間においては、標本化パルスを所定の位相比較
用標本化位相（例えば０＋Δｔ１π−Δｔ２）にシフト
させて標本化しているため、任意の不感帯幅の高精度の
位相比較が実現でき、バースト信号の所定位相にロック
した高安定の標本化クロック信号を発生させることがで
きる。
第１図は従来のディジタル形位相同期回路、第２図はそ
の動作説明図、第３図は本発明の動作説明図、第４図は
本発明による一実施例の構成、要部構成ならび動作説明
のための波形図を示す。 ■・・・入力端子、２・・・Ａ／Ｄ変換器、３・出力端
子、４．】３・・スイッチ、５・・・位相差検出回路、
路。 第 ｌ 図 第 ２ 図 Ｉ
の動作説明図、第３図は本発明の動作説明図、第４図は
本発明による一実施例の構成、要部構成ならび動作説明
のための波形図を示す。 ■・・・入力端子、２・・・Ａ／Ｄ変換器、３・出力端
子、４．】３・・スイッチ、５・・・位相差検出回路、
路。 第 ｌ 図 第 ２ 図 Ｉ
Claims (1)
- 正弦波信号がバースト的に挿入された入力信号を標本化
してディジタル信号に変換するＡ／Ｄ変換器の標本化時
点を決めるクロック信号を発生する回路であって、クロ
ック信号を発生する電圧制御発振器と、上記ディジタル
信号から上記正弦波信号と上記電圧制御発振器の出力信
号の位相差に対応する位相誤差信号を発生し上記電圧制
御発振器を制御する第１の回路と、上記電圧制御発振器
の出力のクロック信号の位相を制御して上記Ａ／Ｄ変換
器の標本化パルスの時点を制御する第２の回路を有し、
かつ、上記第２の回路は上記正弦波信号が存在するバー
スト期間では標本化パルス位置を所定標本化周期毎に上
記バースト期間外での標本化パルス位置からずらされる
ように構成され、上記第１の回路は上記バースト期間の
上記Ａ／Ｄ変換器の出力である上記ディジタル信号から
ディジタル演算によって上記位相誤差信号を得る回路を
有して構成されたことを特徴とする位相同期化クロック
発生回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60082352A JPS60236596A (ja) | 1985-04-19 | 1985-04-19 | 位相同期化クロツク発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60082352A JPS60236596A (ja) | 1985-04-19 | 1985-04-19 | 位相同期化クロツク発生回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60236596A true JPS60236596A (ja) | 1985-11-25 |
Family
ID=13772177
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60082352A Pending JPS60236596A (ja) | 1985-04-19 | 1985-04-19 | 位相同期化クロツク発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60236596A (ja) |
-
1985
- 1985-04-19 JP JP60082352A patent/JPS60236596A/ja active Pending
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