JPS6023749Y2 - 親子時計 - Google Patents

Description

【考案の詳細な説明】 本考案は自動修正を行なう親子時計に関するものである
。

従来子時計を一斉に自動修正するものとして実公昭４３
−１８１４４号があるが、これは親時計から毎正時の３
財少前に連続的に修正信号を送出し子時計側ではその表
示が正時の３喝前になったとき修正信号を阻止し、正時
から通常の動作に復帰するものである。

これによると各子時計に時定数回路およびシュミット回
路等を設けなければならず、少数の子時計を駆動する上
で構成的に不都合であった。

そこで本考案は極めて簡単な構成を子時計に付加するだ
けで自動修正が行なえる親子時計を提供するものである
。

以下本考案の一実施例を図面に基づいて説明する。

第１図においてＡはクロックパルス発生器であり、水晶
発振器および分周器等からなるものである。

Ｆはフリップフロップ回路、Ｃは３ＣＮＭのカウンタ、
Ｇ工・・・Ｇ７はゲート回路、Ｖｌ・・・Ｖｌｏはイン
バータである。

フリップフロップ回路Ｆ１カウンタＣ１ゲート回路Ｇ２
．Ｇ３およびインバータＶ１゜Ｖ２．Ｖ３によって第２
の回路を構成するものである。

Ｋはリレー、Ｔｒｌはその駆動トランジスタ、Ｄｌは逆
起吸収用ダイオード、Ｓｌはリレーにの接点、Ｔｒ２・
・・Ｔｒ６は子時計駆動用トランジスタ、Ｄ２・・・Ｄ
３は逆起吸収用ダイオードであり、これらとゲート回路
Ｇ、、Ｇ４・・・Ｇ７およびインバータＶ４・・・■１
゜によって第１の回路を構成するものである。

Ｅ３．、 Ｂ２は子時計の表示部、Ｌｌ、Ｌ２はその駆
動コイル、別、・・・Ｚｄ４はツェナーダイオードであ
る。

Ｓ２．Ｓ３はスイッチであり、カム（図示せず。

）等によってそれぞれ表示部Ｂ□、Ｂ２が毎分０秒を指
示してから１鍬間開戒するものである。

まず通常時における動作について説明する。

クロックパルス発生器Ａの出力端子Ｐ□、Ｐ２からはそ
れぞれ第２図Ａ、 Ｂのことく１秒周期および２秒周期
のパルスを発生させてあり、これらのパルスによってゲ
ート回路Ｇ１．Ｇ５からはそれぞれ第２図ＣＸＤのパル
スが発生する。

一方クロックパルス発生器Ａの端子Ｐ３からは第２図Ｆ
の２．５Ｈｚのパルスを発生させであるが、フリップフ
ロップ回路Ｆは通常はリセットされており、ゲート回路
Ｇ１．Ｇ２．Ｇ３が総て閉じているとともにカウンタＣ
がリセットされている。

ゲート回路Ｇ１が閉じているため、その出力によってト
ランジスタＴｒ□がオフに保持され、リレーＫが不動作
となってその接点Ｓ１は図示のごと＜２４Ｖの電源に接
続される。

一方ゲート回路Ｇ１．Ｇ５からの第２図Ｃ，Ｄのパルス
は交互にゲート回路Ｇ１．Ｇ７を通過しゲート回路Ｇ６
からのパルスによってトランジスタＴｒ１．Ｔｒ５がオ
ンになり、ゲート回路Ｇ７からのパルスによってトラン
ジスタＴｒ２．Ｔｒ３がオンになる。

毎分０秒からの１第間以外はスイッチＳ１．Ｓ３が開成
しているため、トランジスタＴｒ１．Ｔｒ５およびトラ
ンジスタＴｒ２．Ｔｒ３のオンによってコイルＬｌ、Ｌ
２に２４Ｖの双方向の駆動パルスが印加され、表示部Ｂ
ｔ、Ｂ２が１秒歩進される。

つぎに表示部Ｂ１． Ｂ２が遅れている場合の修正動作
について説明する。

基準時刻が０秒になるとクロックパルス発生器Ａの端子
Ｐ４から第２図Ｅのようにパルスが発生するように設計
してあり、このパルスによってフリップフロップ回路Ｆ
がセットされ、ゲート回路Ｇ１．Ｇ２．Ｇ３が開くとと
もにカウンタＣのリセットが解除される。

そのためゲート回路Ｇ２．Ｇ３からはそれぞれ第２図Ｇ
、 Ｆの２．５Ｈｚのパルスが通過し、さらにゲート回
路Ｇ７゜Ｇ６を通過してトランジスタＴｒ２．Ｔｒ３お
よびトランジスタＴｒ１． Ｔｒ５が交互にオンになる
。

一方ゲート回路Ｇ１を介して第２図Ａの１地のパルスが
通過し、トランジスタＴｒ、がオンになり、リレーＫが
動作する。

すなわち上記ＩＨｚのパルスによって接点Ｓ１が５０Ｖ
の電源に切り換わる。

したがってトランジスタＴｒ２・・・Ｔｒ５の出力には
第２図Ｈのように１秒ごとに５０Ｖの規正パルスが生じ
、その間に２４Ｖに早送りパルスが２．！５）（ｚで生
じる。

いま表示部Ｂｌ、Ｂ２が遅れているため、スイッチＳ２
．Ｓ３は閉じており、第２図Ｈの各パルスによって表示
部Ｂｌ、Ｂ２が早送りされる。

なおコイルＬｌ、Ｌ２は通常駆動電圧２４Ｖの約２倍の
電圧において磁気的に飽和し、正常動作するものを使用
する。

こうして早送りされ、列えば表示部□□□０．Ｂ２が２
秒遅れていたとすると、２つの早送りパルスによって０
秒を表示し、これによりスイッチＳ２．Ｓ３が開う。

ツェナーダイオードか□・・・Ｚｄ、のツェナー電圧は
通常駆動電圧２４Ｖよりやや高い値に設定しである。

そのため上記スイッチＳ２．Ｓ３の開成によて２４Ｖの
早送りパルスは遮断され、それ以降は第２図１のように
５０Ｖの規正パルスのみがコイルＩ、、 Ｉ、２に印加
され表示部ＢＨＢ２が１秒歩進される。

ところでカウンタＣはクロックパルス発生器Ａの端子Ｆ
３からの第２図Ｆのパルスをカウントし、１譜後に出力
を発生してフリップフロップ回路Ｆをリセットし、通常
の動作に復帰する。

なお５秒以上の遅れについては、一度では修正しきれな
いが毎分０秒に上記の動作が繰り返されるため、数回で
修正できるものである。

つぎに表示部Ｂｌ、Ｂ２が進んでいる場合には、第２図
Ｈの規正パルスおよび早送りパルスが供給される前にス
イッチＳ２．Ｓ３が開くため２４Ｖの通常駆動パルスは
遮断され、０秒における５０Ｖの規正パルスが到来する
まで停止する。

なお上記の実施例では毎分修正を行なう例について述べ
たが、毎正時あるいは１田こ１回修正を行なうようにし
てもよい。

また上記のように１秒歩親子時計に限らず３０秒歩進、
１分歩進の親子時計に用いてもよく、これらの場合には
駆動パルスの発生間隔が長いため、その間に多数の早送
りパルスを挿入することができ、高速で早送りすること
ができる。

。以のように本考案によれば、各子時計を自動的にかつ
正確に修正でき、しかも子時計側の構成を極めて簡素化
でき、多数の子時計を駆動する上で有効である。

【図面の簡単な説明】

第１図は本考案の一実施例を示した電気回路図、第２図
は動作説明のためのタイムチャートである。 Ａ・・・・・・クロックパルス発生器、Ｆ・・・・・・
フリップブロック回路、Ｃ・・・・・・カウンタ、Ｇ□
〜Ｇ７・・・・・・ゲート回路、Ｖ□〜■１ｏ・・・・
・・インバータ、Ｋ・・・・・・リレー、Ｓｌ・・・・
・・リレーの接点、Ｔｒ□〜Ｔｒ５・・・・・・トラン
ジスタ、Ｄ１〜Ｄ５・・・・・・ダイオード、Ｂ、、Ｂ
２・・・・・・子時計の表示部、ＬＬ−Ｌ２・・・・・
・駆動コイル、〃□〜〃４・・・・・・ツェナーダイオ
ード、Ｓ２．Ｓ３・・・・・・スイッチ。

Claims (1)

【実用新案登録請求の範囲】
1. 一定周期で子時計の駆動パルスを生じるとともに所望時
   刻からの一定時間の間は上記パルスを高電圧の規正パル
   スに変換する第１の回路と、上記駆動パルスと同一電圧
   の早送りパルスを上記各規正パルス間に挿入する第２の
   回路とを親時計に設け、子時計側には、その表示時刻が
   所望時刻を表示してから一定時間だけ開成するスイッチ
   と、上記規正パルスのみを通過し上記駆動パルスは遮断
   する電圧検出回路を上記スイッチに並列に設けて並列回
   路を構成し、第２の回路からの各パルスを上記並列回路
   を介し子時計の駆動コイルに供給するようにした親子時
   計。