JPS60240133A - 封入icチツプの製造方法 - Google Patents

封入icチツプの製造方法

Info

Publication number
JPS60240133A
JPS60240133A JP60092399A JP9239985A JPS60240133A JP S60240133 A JPS60240133 A JP S60240133A JP 60092399 A JP60092399 A JP 60092399A JP 9239985 A JP9239985 A JP 9239985A JP S60240133 A JPS60240133 A JP S60240133A
Authority
JP
Japan
Prior art keywords
lead frame
chip
leads
approximately
lead
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP60092399A
Other languages
English (en)
Inventor
トマス・ジー・ギルダ・ジユニア
レイモンド・デイー・オデイーン
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
GTE Sylvania Inc
Original Assignee
Sylvania Electric Products Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sylvania Electric Products Inc filed Critical Sylvania Electric Products Inc
Publication of JPS60240133A publication Critical patent/JPS60240133A/ja
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W70/00—Package substrates; Interposers; Redistribution layers [RDL]
    • H10W70/01—Manufacture or treatment
    • H10W70/04—Manufacture or treatment of leadframes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W95/00—Packaging processes not covered by the other groups of this subclass
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W70/00—Package substrates; Interposers; Redistribution layers [RDL]
    • H10W70/40—Leadframes
    • H10W70/411—Chip-supporting parts, e.g. die pads
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W70/00—Package substrates; Interposers; Redistribution layers [RDL]
    • H10W70/40—Leadframes
    • H10W70/421—Shapes or dispositions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/071—Connecting or disconnecting
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W74/00—Encapsulations, e.g. protective coatings
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W74/00—Encapsulations, e.g. protective coatings
    • H10W74/01—Manufacture or treatment
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W90/00—Package configurations
    • H10W90/811—Multiple chips on leadframes

Landscapes

  • Lead Frames For Integrated Circuits (AREA)
  • Credit Cards Or The Like (AREA)
  • Testing Or Measuring Of Semiconductors Or The Like (AREA)
  • Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の分野〕 本発明は、集積回路(ic)チップと共に使用するため
のリードフレームに関する。
〔従来技術〕
上記のようなリードフレームの製造方法は、例えば以下
の米国特許第4,204,317号、4,137,54
6号、ろ、 750.277号、3.537.175号
、3、469.953号明細書に開示°されている。I
Cチップは、リードフレームチップキャリヤ上に装着さ
れ、そのリードに電気的に接続された後封入材料中にパ
ッケージされることが多い。このようなパッケージされ
たチップ収容リードフレームは、例えば以下の米国特許
第4.331.831号、第4、301.464号、第
4.298.883号、第4、264.917号、第4
.214.364号、第4.132.85’6号、第4
.124.864号、第4、079.511号、第3.
978.516号、第3、793.474号、第3.6
84.464号、第3、659.821号、第3.61
1.061号、第3、436.810号明細書に開示さ
れている。
上記特許明細書において指摘されているように、リード
フレームは通常金属ストリップの型打ちもしくは蝕刻に
より作られる。製造量が相当に多い場合には、型打ちが
低コストであるので好ましい。
ICチップ上の回路がより複雑になると、リードフレー
ム当りのリード数が多数要求される。このことは、型打
ち動作を複雑にする。型打ちは漸進的な複数のダイにお
いて実行される。すなわち金属ストリーツプが、複数の
ステーションにお〜・て−組のパンチとダイを有する型
打ちプレス機に順次送り込まれ、ここで順次に型打ち動
作が実行される。例えば、68本のリードを有するリー
ドフレームは、約15ないし20の型打ちステーション
と約140ないし150の切断を必要とする。
必要とされる型打ちステーションと切断の数が増大する
と、型打ちリードフレームの品質を十分に維持する上で
の困難さも増大する。
本発明によれば、リードフレーム当りの必要とされる型
打ちステーションと切断の数を減少させることができる
。これは、従来技術で行われていたようにリードフレー
ム全体を1つの一体の金属ストリップから作成しないこ
とにより達成される。
従来に代えて、リードフレームは複数の個々のセグメン
ト(部材)から組み立てられ、複数の個々のセグメント
(部材)は同様の一連の型打ち機械から製作することが
できる。このようにして、もしリードフレーム当り2つ
の部材が使用されるならば、型打ちステーションの数は
約半減することができ、切断の数はそれ以上減縮される
ことができる。そしてもしリードフレーム当り4つの部
材が使用されるならば、型打ちステーションと切断の数
は、さらに大幅に減縮され得る。リードフレームは、正
確な位置調整でリードフレーム部材を組み合わせ、それ
から先の正確な位置に保持されるように各部材を適当な
支持材に固定することによって製造される。ICチップ
はその後リードフレーム上に配置され、各リードに電気
接続される。
本発明は、特に封入に先だって電気的試験ができる封入
ICチップの製造に関する。したがって多くの場合に、
たとえば電気接続不良等の故障は封入に先だって修理す
ることができる。
〔好ましい実施例の詳細な説明〕
一例においては、第2図に例示されているようにほぼ同
一の複数のリードフレーム部材1が1本の長い金属スト
リップから型打ちされる。このようなリードフレーム部
材101つは第1図に示されている。−例においては、
リードフレーム部材1は約0.25+a+(1omil
 )の銅合金、より詳しくいうとオーリン・シー・ディ
ー・エイ194(OLin CDA194 )から型打
ちされ、第2図に例示されているように連続するレール
2.5によりストリップ態様で保持される。リードフレ
ーム部材1間には、レール6からレール2へと延びてい
る支持板35がある。リード4の内側端部(狭窄端部)
5は約0.23111R(9m1l )幅で約o、z3
m(9mi+)間隔であり、最終的にICチップに電気
接続される。リード4の最大幅部分6はその外側端部7
より内側にあり、約0.711111(28mil)幅
で約0.54Slllll(22m1l )間隔である
。
外側端部7は約0.46111m(18m1l )幅で
約0.81am(52m1l )間隔である。リード4
上でレール2.3から約α13m(5m1l )の所に
刻み線8.9がある。レール2.3は最終的に刻み線8
.9で切断される。レール3内には約158101(6
2mil)直径の穴10があり、処理中の銅ストリツブ
の割出しの間中、リードフレーム部材の正確な位置決定
のための手段を提供する。レール2.3はそれぞれ約1
.60++m(63m1l )幅と約2.54m(1o
 omit )幅である。刻み線8.9間の距離は約1
2.1911111(480m1l )である。
第6図に例示の上記例のための支持材11が高温度の熱
可塑性樹脂より詳しくいうとウルテム(Ultem )
という商標名の下に、マサチューセッツ州ビッツフィー
ルド(Pittsfield ) のジエネラA/ −
エレクトリック社(General Electric
 Co、)製造のポリエーテルイミド樹脂から作られる
。支持材11の中央部にはくぼみ12があり、このくぼ
み12内にICチップが最終的に配置される。
くばみ12は約8.641EI11(540m1l )
平方であり、支持材11の表面13下に約0.20B(
5m1l ) (ぼんでいる。くぼみ12の周囲には、
72個すなわち1辺当り18個の内側突起14がある。
この突起14は約0.18鴎(7mil)幅で約C1,
64m(25m1l )長さで約[1,25m (9+
n1l)の高さである。突起間の間隙15は約0.28
w(11mil)幅である。支持材11へのリードフレ
ーム部材1の組立てにおいて、リード4の狭窄端部(内
側端部)5は、突起14間の間隙15で表面13上に重
なる。このことにより、支持材11において、狭窄端部
5が相互に正確に同一平面へ位置決定されるための手段
が提供される。各々の突起14の内端部には、別の突起
16があり、約o、1s籠(約7m1l)幅で約0.2
511111 (約10m11)の長さで約01511
11(約6m1l)の高さである。突起16は、例えば
これを加熱しリード上に熱可塑性である突起16を少し
だけ流動させることにより、リードを間隙15に固定す
るための手段を提供する。包囲トラフ17が、全突起1
4で画成される周長の外側にある。
リード4の最大幅部分6が装着される68個の溝孔18
が支持材11の周囲にある。溝孔18は、突起14とほ
ぼ同様であるがこれより大きい外側突起29によって形
成される。突起29は約0.51m(20mi1)幅で
約0.811111(32mil)の長さで約0.23
111111(9mil)の高さである。溝孔18は約
076醜(3omil)幅である。突起14上の突起1
6と同様に、突起29の内端部には突起50がある。突
起30は約0.51M(2’0m11)幅で約0,25
鋼(10mil)の長さで約0.15WIN(6m1l
 )の高さである。
支持利11が、チップ積載リードフレームのための現行
の製造装置で処理され得るために、この製造装置と協働
し、支持材110両側から離隔し、控え棒20を介して
支持材11へ結合されるレール19がある。レール19
は、約0.25111(10mi+)の厚さで約3.4
3FII(135m1l )幅で互いに約55.56藺
(1,400in)だけ離間している。穴21が、割出
しの期間中、支持材の正確な位置決定用の手段を提供す
る。支持材11とふた26との正確な嵌合用に4個の柱
状部材22が支持材11上にあり、これは支持材11と
同様の熱可塑性樹脂から作られる。
ふた26は、くぼみ12と嵌合するためのくぼみ24お
よび突起14を収容するための追加のくb<刀9Rか縞
斗イ1Aス こ争一つzLtk4ゴ→ 7を嵌合するた
めのトラフ26および柱状部材22が嵌合される4つの
穴27を備えている。ふた23を支持材11上に組み立
てた後で、封止物質が穴28内へと注入されて、トラフ
17と26を充填してICチップを環境からしゃ断する
。
各部材の組立ては以下のようにして実行される。
第5図に例示されているように、4つのリードフレーム
部材1が、レール2.3が付いたまま一時点に1つずつ
各4分円に1つずつ支持材11の上に配置される。レー
ル2は隙間に嵌合するように十分に仕上げされており、
各リードフレーム部材1はレール2.3が付いたまま第
4図に例示されているように注意深く位置調整されて、
狭窄端部5は間隙5にまた最大幅部分6は溝孔18へ装
着される。次にリードフレーム部材へ圧力が加えられて
、リードフレーム部材が表面16と同じ高さであるよう
に確保し、その次にこの圧力を維持しながら突起16.
30を加熱して、突起16.30を流動させてリード4
の狭窄端部5と最大幅部分6をその位置に固定する。次
にレール2−3ば、刻み線8.9で切り離される。この
処理が各リードフレーム部材1に対して繰り返される。
このような構成により、68個のすべてのリードの正確
な位置決めと確実な装着とリードの良好な同一平面性が
保証される。
次に、第5図に破線で例示されているICチップ31が
、受は領域つまりくぼみ12へ最終的に取り伺けられ、
リード4の狭窄端部5へ最終的に電気接続される。支持
材11のレール構成により、この処理は現行のチップ積
載リードフレーム処理装置で行うことができる。本発明
による利益は、電気的特性を調べるためにパッケージ付
きICチップを試験することができることである。これ
は68本のリードすべてが電気的に絶縁されているから
である。また必要ならば電気接続の修理を行うことがで
きる。以前には、このような修理を行うことができなか
った。なぜならリードは、パッケージ化を終えるまで電
気的に絶縁され−〔いないからである。リード4の外側
端部4は所望の形状、たとえば第5図と第8図に例示の
hJ1形リード34のように賦形することができる。
次に、ふた23が支持材11上に配置され、柱22が穴
27に嵌合する。穴27は第7図に例示されているよう
に、たとえば直径が約0.8j!II+(33mil)
から直径が約1.09m(45m1l )へとほぼまん
中途中まで端ぐられる。柱22が穴27のこの端ぐり内
に多少延びることにより、突起16.30が加熱・流動
されたように柱22の延伸する上端部を加熱・流動させ
ることによりふた23を支持材11へ固定するための手
段が提供される。次に、例えばゲル状のシリコーン等の
封止物質が穴28へ注入されてトラフ17.26および
穴28を完全に充填する。普通の熱サイクル要求に応じ
て密閉封止を維持するためには、この封止物質は硬化後
も十分に粘着性でありまた可撓性でなければならない。
所望ならば、ふた23の組立ておよびトラフ17.26
の封止は空気よりも大きな熱放散特性を有する雰囲気、
たとえばヘリウム中で行うこともできる。この雰囲気は
、ICチップ31が配置されているくぼみで封止される
。パッケージ化を完成するために、第8図に例示されて
いるようにリード識別子52を使用することができまた
レール19および控え棒20が刻み線53で除去される
。
第8図に・例示の完成したユニットは、賦形されたリー
ド64も含めて全寸法は約25.1011101111
1(988平方で高さが約445.龍(175mil)
である。
本発明は型打ちに依らずたとえば蝕刻形成すなわち化学
的形成により作られたリードフレームに対しても応用で
きる。この場合、本発明による部材の使用による重要な
利益は、工具費の大幅な減縮である。
【図面の簡単な説明】
第1図は、型打ち後のリードフレーム部材の正面図であ
る。 第2図は、第1図のリードフレーム部材のストリップを
示す正面図である。 飢3図は− リードフレーム用の支持材の平端面図であ
る。 第4図は、3つのリードフレーム部材が取り付けられ4
番目のリードフレーム部材を取り付ける用意をしている
支持材の斜視図である。 第5図は、すべてのリードフレームが装着され、リード
が賦形された支持材の斜視図である。 第6図お−よび第7図は各々支持材用のふたの平面図お
よび端面図である。 第8図は、完成したチップ収容リードフレームパッケー
ジを示す斜視図である。 図中の番号が示す名称を以下に挙げる。なお同一番号−
は同一部位を示すものとする。 1: リードフレーム部材 2.3:レール 4: リード 5: 狭窄端部(内側端部) 6: 最大幅部分 7: 外側端部 8.9:刻み線 10:穴 11: 支持材 12: くぼみ 13: 表面 14: (内側)突起 15: 間隙 16: 突起 17: トラフ 18: 溝孔 19: レール 20: 控え棒 21:穴 22: 柱状部材 23: ふた 24.25:lヂみ 26: トラフ 27.2B=穴 29: (外側)突起 30: 突起 31: ICチップ 52= リード識別子 33: 刻み線 34二 lIJ″形リード 35: 支持板

Claims (4)

    【特許請求の範囲】
  1. (1)端部で相対するレールに結合された複数のリード
    を備えるリードフレーム部材を用意し、リードフレーム
    部材をリードフレーム支持材へ固定して、個々のリード
    はここで個々にリードフレーム支持材へ固定され、 レールを除去し、 ICチップをリードフレーム支持材上へ配置し、ICチ
    ップとリード間に電気的接続を形成し、ICチップを電
    気的特性について試験し、リードフレーム支持材上にふ
    たを配置し、ICチップとリードフレームを、リードフ
    レーム支持材とふたとの間に封入することを特徴とする
    封入集積回路チップの製造方法、
  2. (2) 複数のリードフレーム部材は、リードフレーム
    支持材に逐次固定され、その後裔リードフレーム部材の
    レールは、次のリードフレーム部材の固定に先だって除
    去される特許請求の範囲第1項記載の封入集積回路チッ
    プの製造方法。
  3. (3) リードフレーム部材は、複数のリードフレーム
    部材を備えるストリップから形成され、リードフレーム
    部材とリードは、相対する連続゛レールに結合されてお
    り、一方のレールでのリード間の間隔は、他方のレール
    でのリード間の間隔よりも広い特許請求の範囲第1項記
    載の封入集積回路チップの製造方法。
  4. (4) リードは、リードフレーム支持材上の突起間で
    固定される特許請求の範囲第1項記載の封入集積回路チ
    ップの製造方法。
JP60092399A 1984-05-02 1985-05-01 封入icチツプの製造方法 Pending JPS60240133A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US60631084A 1984-05-02 1984-05-02
US606310 1984-05-02

Publications (1)

Publication Number Publication Date
JPS60240133A true JPS60240133A (ja) 1985-11-29

Family

ID=24427458

Family Applications (1)

Application Number Title Priority Date Filing Date
JP60092399A Pending JPS60240133A (ja) 1984-05-02 1985-05-01 封入icチツプの製造方法

Country Status (5)

Country Link
EP (1) EP0163081B1 (ja)
JP (1) JPS60240133A (ja)
KR (1) KR850008047A (ja)
AT (1) ATE49680T1 (ja)
DE (1) DE3575497D1 (ja)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR960000793B1 (ko) * 1993-04-07 1996-01-12 삼성전자주식회사 노운 굳 다이 어레이 및 그 제조방법
US7646658B2 (en) * 2007-05-31 2010-01-12 Qualcomm Incorporated Memory device with delay tracking for improved timing margin

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4137546A (en) * 1977-10-14 1979-01-30 Plessey Incorporated Stamped lead frame for semiconductor packages
JPS5521128A (en) * 1978-08-02 1980-02-15 Hitachi Ltd Lead frame used for semiconductor device and its assembling
FR2462024A1 (fr) * 1979-07-17 1981-02-06 Thomson Csf Plate-forme support de grille de connexion, notamment pour boitier de circuits integres, et boitier comportant une telle plate-forme
JPS56137658A (en) * 1980-03-31 1981-10-27 Chiyou Lsi Gijutsu Kenkyu Kumiai Semiconductor device

Also Published As

Publication number Publication date
DE3575497D1 (de) 1990-02-22
EP0163081B1 (en) 1990-01-17
KR850008047A (ko) 1985-12-11
EP0163081A1 (en) 1985-12-04
ATE49680T1 (de) 1990-02-15

Similar Documents

Publication Publication Date Title
US4653174A (en) Method of making packaged IC chip
US4820658A (en) Method of making a packaged IC chip
US4079511A (en) Method for packaging hermetically sealed integrated circuit chips on lead frames
US4888307A (en) Method for manufacturing plastic encapsulated semiconductor devices
US4554404A (en) Support for lead frame for IC chip carrier
US4026008A (en) Semiconductor lead structure and assembly and method for fabricating same
JP3013347B2 (ja) 半導体パッケージを製作する方法
US3902148A (en) Semiconductor lead structure and assembly and method for fabricating same
US3413713A (en) Plastic encapsulated transistor and method of making same
JP2696772B2 (ja) リードフレーム組立体とその加工方法
US4663650A (en) Packaged integrated circuit chip
US5614441A (en) Process of folding a strip leadframe to superpose two leadframes in a plural semiconductor die encapsulated package
US5384286A (en) Process for encapsulating a semiconductor chip, leadframe and heatsink
US4663651A (en) Segmented lead frame strip for IC chip carrier
KR100389230B1 (ko) 개별반도체장치및그제조방법
CA1086430A (en) Method and apparatus for the assembly of semiconductor devices
US20080023806A1 (en) Stress-free lead frame
KR100846939B1 (ko) 마이크로 리드프레임패키지 및 마이크로 리드프레임패키지제조방법
EP0163856B1 (en) Method of making lead frame support for ic chip
US5920113A (en) Leadframe structure having moveable sub-frame
JPS58218149A (ja) 樹脂封止ダイオ−ド用リ−ドフレ−ム
EP0163081B1 (en) Method of making encapsulated ic chip
JPS60239045A (ja) パツケージ化集積回路チツプ
US4611398A (en) Integrated circuit package
EP0163077B1 (en) Method of making packaged ic chip