JPS60240140A - チップへの信号供給方法 - Google Patents
チップへの信号供給方法Info
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- JPS60240140A JPS60240140A JP59096917A JP9691784A JPS60240140A JP S60240140 A JPS60240140 A JP S60240140A JP 59096917 A JP59096917 A JP 59096917A JP 9691784 A JP9691784 A JP 9691784A JP S60240140 A JPS60240140 A JP S60240140A
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- Japan
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- chip
- signals
- chips
- terminals
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/071—Connecting or disconnecting
- H10W72/075—Connecting or disconnecting of bond wires
- H10W72/07541—Controlling the environment, e.g. atmosphere composition or temperature
- H10W72/07551—Controlling the environment, e.g. atmosphere composition or temperature characterised by changes in properties of the bond wires during the connecting
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/50—Bond wires
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W90/00—Package configurations
- H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
- H10W90/751—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires
- H10W90/753—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires between laterally-adjacent chips
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
本狛明は、半導体装置の、外部との接続端子に関するも
のである。
のである。
シリコン等の基板上に農作されたトランジスタや集積回
路は、電子回路部品として既に広く普及している。これ
らの半導体装置のチップ自体はきわめて小さくできるも
のの、従来は、これを実装する際に大きな体積を必要と
するという欠点を有していた。半導体記憶＠懺（以下半
導体メモリと略す）を例にとって説明すると、特表昭５
５−５０１１９５「動的ランダムアクセスメモリの構成
」において６４にビットダイナミックＲＡＭの実現例が
示されているが、現在の技術レベルで製作した場合、チ
ップの平面積は通常３０平方ミリメートル程度の大きさ
となる（文献、日経エレクトロニクス、１９８０年９月
２９日号、７８ページ〜９４ページ）。チップの厚みは
約０．４ミリメートルである。ところが、６４にビット
ダイナミックＲＡＭは、通常は８本ずつの端子ケ両側に
つけた。
路は、電子回路部品として既に広く普及している。これ
らの半導体装置のチップ自体はきわめて小さくできるも
のの、従来は、これを実装する際に大きな体積を必要と
するという欠点を有していた。半導体記憶＠懺（以下半
導体メモリと略す）を例にとって説明すると、特表昭５
５−５０１１９５「動的ランダムアクセスメモリの構成
」において６４にビットダイナミックＲＡＭの実現例が
示されているが、現在の技術レベルで製作した場合、チ
ップの平面積は通常３０平方ミリメートル程度の大きさ
となる（文献、日経エレクトロニクス、１９８０年９月
２９日号、７８ページ〜９４ページ）。チップの厚みは
約０．４ミリメートルである。ところが、６４にビット
ダイナミックＲＡＭは、通常は８本ずつの端子ケ両側に
つけた。
いわゆる１６ビンテユアルインラインパツケージに実装
されるため、パッケージ千面積は約１５０平方ミリメー
トルとなり、またパッケージ商さは約４ミリメートルと
なる。したがって、チップをパッケージに実装すること
により、平面積にして５倍、高さで１０倍にも達してお
り、電子回路を高密度化する上での大きな障害となって
いた。また、一般に、半導体メモリでは、１個では充分
な容量な確保できない場合が多い。そのため、大規模な
メモリシステムが必要な場合には、前記の６４にビット
ダイナミックＲＡＭの様な半導体メモリヲ多数使用して
メモリシステムとするのであるが、このとき、番地選択
（以下アドレスと略す）信号やデータ信号、さらには電
源等も各素子に並列に加えられるため、半導体メモリ以
外の素子の数はきわめて少なく、メモリシステム内には
、１−６ピンテユアルインラインパツケージに実装され
た半導体メモリの列が多数並列に接続されている場合が
多い。したがって前述の、パッケージに実装することに
よるスペース上のデメリットは、きわめて大きなものと
なっていた。また、大規模な装置では、当然、部品点数
も増えるし、ソケットや半田付けによる接続点も増加す
るから、それだけ工作不良等のトラブルが起きやすいと
いう欠点も有していた。
されるため、パッケージ千面積は約１５０平方ミリメー
トルとなり、またパッケージ商さは約４ミリメートルと
なる。したがって、チップをパッケージに実装すること
により、平面積にして５倍、高さで１０倍にも達してお
り、電子回路を高密度化する上での大きな障害となって
いた。また、一般に、半導体メモリでは、１個では充分
な容量な確保できない場合が多い。そのため、大規模な
メモリシステムが必要な場合には、前記の６４にビット
ダイナミックＲＡＭの様な半導体メモリヲ多数使用して
メモリシステムとするのであるが、このとき、番地選択
（以下アドレスと略す）信号やデータ信号、さらには電
源等も各素子に並列に加えられるため、半導体メモリ以
外の素子の数はきわめて少なく、メモリシステム内には
、１−６ピンテユアルインラインパツケージに実装され
た半導体メモリの列が多数並列に接続されている場合が
多い。したがって前述の、パッケージに実装することに
よるスペース上のデメリットは、きわめて大きなものと
なっていた。また、大規模な装置では、当然、部品点数
も増えるし、ソケットや半田付けによる接続点も増加す
るから、それだけ工作不良等のトラブルが起きやすいと
いう欠点も有していた。
〔目的〕
本発明は、このような欠点を除去するため、パッケージ
を介さずに、チップとチップとを接続できるようにした
ものである。
を介さずに、チップとチップとを接続できるようにした
ものである。
本発明は、チップ内に、チップ本来の機能を果たすため
の回路を晦えると同時に、配線のための領域を設け、複
数のチップ外部との接続端子（以下パッドと称する）を
該配線で結ぶことによって、あるパッドを遡して該チッ
プに加えられた入力信号を、別のパッドから出力して他
のチップへの入力信号とすることを特徴としている。
の回路を晦えると同時に、配線のための領域を設け、複
数のチップ外部との接続端子（以下パッドと称する）を
該配線で結ぶことによって、あるパッドを遡して該チッ
プに加えられた入力信号を、別のパッドから出力して他
のチップへの入力信号とすることを特徴としている。
以下、実施例に基き、本発明の詳細な説明する。
第１図は、本発明を実施した半導体メモリの例で、図中
１は前述の、６４にビットダイナミックＲＡＭの様な、
半導体記憶装置の、チップ外形を示している。図中１・
１は、この半導体記憶装置がその本来の機能を果たすた
めの回路部分である。また、図中２は番地選択（以下ア
ドレスと称す）信号入力端子、３はアドレス信号出力端
子、４は電源入力端子、５は電源入力端子、６は記憶デ
ータの入力端子、７は記憶データの出力端子、８は各入
力端子と出力端子を結ぶ配線である。この実施例では、
本記憶装置には使用しない９の入力端子と１０の出力端
子をも有している。この端子は他の装置への信号を通過
させるために使用される。なお本実施例では、２と３．
４と５．６と７．９と１０の各端子については電気的に
全く区別がないため、各端子の入出力関係を逆にしても
支障はない。なお、６と７については入出力兼用端子で
、内部回路は、いわゆるスリーステルト回路となってい
る。第２図は、第１図に示した本発明による半導体記憶
装置を高密度に実装することによって、大規模のＭｅ憶
装価を実現したものである。図中１２で示されている配
線は、金又はアルミニウム等の導′尻性細線を使ったワ
イヤポンディング法や、あるいは銅等の導電性薄膜で配
線を描いた基板にｌａ接チップを取付ける、いわゆるギ
ヤグボンデイ上方のチップ１３から、中央のチップ１の
アドレス信号入力端子２に供給される。同時にチップ内
の配線８によってチップ１のアドレス信号出力端子３に
も信号が伝わり、下方のテップ１４にも供給される。記
憶データ信号や電源についても同様に、左方のチップ１
５かも中央のチップ１に供給され、さらに右方のチップ
１６にも供給される。
１は前述の、６４にビットダイナミックＲＡＭの様な、
半導体記憶装置の、チップ外形を示している。図中１・
１は、この半導体記憶装置がその本来の機能を果たすた
めの回路部分である。また、図中２は番地選択（以下ア
ドレスと称す）信号入力端子、３はアドレス信号出力端
子、４は電源入力端子、５は電源入力端子、６は記憶デ
ータの入力端子、７は記憶データの出力端子、８は各入
力端子と出力端子を結ぶ配線である。この実施例では、
本記憶装置には使用しない９の入力端子と１０の出力端
子をも有している。この端子は他の装置への信号を通過
させるために使用される。なお本実施例では、２と３．
４と５．６と７．９と１０の各端子については電気的に
全く区別がないため、各端子の入出力関係を逆にしても
支障はない。なお、６と７については入出力兼用端子で
、内部回路は、いわゆるスリーステルト回路となってい
る。第２図は、第１図に示した本発明による半導体記憶
装置を高密度に実装することによって、大規模のＭｅ憶
装価を実現したものである。図中１２で示されている配
線は、金又はアルミニウム等の導′尻性細線を使ったワ
イヤポンディング法や、あるいは銅等の導電性薄膜で配
線を描いた基板にｌａ接チップを取付ける、いわゆるギ
ヤグボンデイ上方のチップ１３から、中央のチップ１の
アドレス信号入力端子２に供給される。同時にチップ内
の配線８によってチップ１のアドレス信号出力端子３に
も信号が伝わり、下方のテップ１４にも供給される。記
憶データ信号や電源についても同様に、左方のチップ１
５かも中央のチップ１に供給され、さらに右方のチップ
１６にも供給される。
このようなくり返しによって、チップとチップとＶ接続
するだけで、たくさん並べられたチップに信号や電源を
供給できるので、等狐的に大規模な記憶装置を得ること
ができる。
するだけで、たくさん並べられたチップに信号や電源を
供給できるので、等狐的に大規模な記憶装置を得ること
ができる。
大規模記憶装置を構成する場合、複数のメモリ列を並列
に弘続し、アドレス信号に全（同じものを加えておいて
、チップセレクト信号によってメモリ列を選択する方法
がある。第６図および第４図は、チップセレクト信号の
加え方に、本発明を適用したものである。第６図にて、
２１．２２．２３．２４はそれぞれが別個のチップセレ
クト信号の配線であり、この信号が活性化することによ
メモリチップ２０は、チップセレクト入力端子１７に（
２Ｊ号か加わった場合、チップセレクト配線１９を曲し
て内部回路が活性化して、動作するものである。同時に
、この信号は、チップセレクト出力端子１日から出力さ
れるが、このとき、使用していない出力端子１０との配
列を一部変更することにより、４列のチップはおのおの
独立して選択される。すなわち、左端のチップは配＃２
４のチップセレクト信号が活性化した時に選択され、そ
の右側のチップは配線２６の、その右９１１ｉのチップ
は配線２２の、般も右のチップは配線２１のそ工１．そ
れのチップセレクト信号が活性化した時に選択されるの
である。第４図では、チップとチップを結ぶ配線の並び
方を一部変更することによって第６図の場合と同様の動
作となるようにしたものである。また、第５図と第６図
はチップセレクト信号を各チップ内で発生する方法を示
したもので、第５図では、２進２桁の論理信号を、選択
信号線６４と６５によって左端のチップ２９に加えてい
る。そして５５によって加えられた信号は左端のチップ
から出力される時には論理反転増幅器２７によって反転
されて、その右側のチックに供給される。このような接
続により、選択信号線３４が硝埋”１”かつ６５が！！
”１”’＆示していれば左端のチップが選択され、６４
が論理１１１１＋かつ６５か論理ｕＯ″ならばその右側
のチップか、６４が論理”ｏ”かつ５５が論理″′０″
ならばさらにその右側のチップか、３４が論理″′０”
かつ６５が論理“１″ならば右端のチップかそれぞれ選
択される。このことは、上位のアドレス信号を加えるこ
とによってメモリ列を選択することができること７示し
ている。第６図では、選択信号線６４の反転信号として
３６を、選択信号＠３５の反転信号として３７を追加し
ている。この場合、第５図と同様に４つのチップのうち
いずれか１つを選択することができるが、さらに、選択
信号線３４と３６を両方とも論理”０ルベルにすること
により、どのチップも選択されない状態を作ることもで
きるし、６４と３６を両方とも論理゛１″にすることに
より、４つのうち２つのチップが選択される様にするこ
とも可能である。
に弘続し、アドレス信号に全（同じものを加えておいて
、チップセレクト信号によってメモリ列を選択する方法
がある。第６図および第４図は、チップセレクト信号の
加え方に、本発明を適用したものである。第６図にて、
２１．２２．２３．２４はそれぞれが別個のチップセレ
クト信号の配線であり、この信号が活性化することによ
メモリチップ２０は、チップセレクト入力端子１７に（
２Ｊ号か加わった場合、チップセレクト配線１９を曲し
て内部回路が活性化して、動作するものである。同時に
、この信号は、チップセレクト出力端子１日から出力さ
れるが、このとき、使用していない出力端子１０との配
列を一部変更することにより、４列のチップはおのおの
独立して選択される。すなわち、左端のチップは配＃２
４のチップセレクト信号が活性化した時に選択され、そ
の右側のチップは配線２６の、その右９１１ｉのチップ
は配線２２の、般も右のチップは配線２１のそ工１．そ
れのチップセレクト信号が活性化した時に選択されるの
である。第４図では、チップとチップを結ぶ配線の並び
方を一部変更することによって第６図の場合と同様の動
作となるようにしたものである。また、第５図と第６図
はチップセレクト信号を各チップ内で発生する方法を示
したもので、第５図では、２進２桁の論理信号を、選択
信号線６４と６５によって左端のチップ２９に加えてい
る。そして５５によって加えられた信号は左端のチップ
から出力される時には論理反転増幅器２７によって反転
されて、その右側のチックに供給される。このような接
続により、選択信号線３４が硝埋”１”かつ６５が！！
”１”’＆示していれば左端のチップが選択され、６４
が論理１１１１＋かつ６５か論理ｕＯ″ならばその右側
のチップか、６４が論理”ｏ”かつ５５が論理″′０″
ならばさらにその右側のチップか、３４が論理″′０”
かつ６５が論理“１″ならば右端のチップかそれぞれ選
択される。このことは、上位のアドレス信号を加えるこ
とによってメモリ列を選択することができること７示し
ている。第６図では、選択信号線６４の反転信号として
３６を、選択信号＠３５の反転信号として３７を追加し
ている。この場合、第５図と同様に４つのチップのうち
いずれか１つを選択することができるが、さらに、選択
信号線３４と３６を両方とも論理”０ルベルにすること
により、どのチップも選択されない状態を作ることもで
きるし、６４と３６を両方とも論理゛１″にすることに
より、４つのうち２つのチップが選択される様にするこ
とも可能である。
なお、本発明の実施例は上記の様な例に限られるもので
はなく、アドレス信号線やデータ信号線等の配線がもつ
と多数であっても本発明を適用することは可能である。
はなく、アドレス信号線やデータ信号線等の配線がもつ
と多数であっても本発明を適用することは可能である。
また、各穐の信号線や電源−の配置についても任意であ
るし、また、別種のチップを混在させることも任意であ
る。
るし、また、別種のチップを混在させることも任意であ
る。
以上、実施例に示した様に、本発明によれば、半導体チ
ップをパッケージに実装することなく、狭い間隔で多数
のチップを並べて配線することが可能である。そのため
、実装することによって生じる無駄な面積をきわめて少
なくすることができ高密度に実装することが可能である
ため、装置を小型化できるという効果を生じる。特に、
大規模記憶装置の様に、同種のチップを多数使用す７）
場合にきわめて大きな効果を発揮する。また、本発明を
実施すれば、同時にいくつものチップをパッケージに収
容できるため、パッケージ外部での配ａ丁程は減少する
から、生産コストが低下するという効果を生じるし、ま
た、信頼性が向上するという効果をも生じる。
ップをパッケージに実装することなく、狭い間隔で多数
のチップを並べて配線することが可能である。そのため
、実装することによって生じる無駄な面積をきわめて少
なくすることができ高密度に実装することが可能である
ため、装置を小型化できるという効果を生じる。特に、
大規模記憶装置の様に、同種のチップを多数使用す７）
場合にきわめて大きな効果を発揮する。また、本発明を
実施すれば、同時にいくつものチップをパッケージに収
容できるため、パッケージ外部での配ａ丁程は減少する
から、生産コストが低下するという効果を生じるし、ま
た、信頼性が向上するという効果をも生じる。
第１図は本発明の１実施例である。
第２図は第１図に示した本発明の実施例の、配置および
配線方法を示したものである。 第３図、第４図、第５図、第６図は、本発明の実施例に
て、チップを選択する信号を加えるための、それぞれ違
う４つの方法を示したものである。 ２・・・アドレス信号入力端子、６・・・アドレス信号
出力端子、４・・・電源入力端子、５・・・電源出力端
子、６・・・記憶データ入力端子、７・・・記憶データ
出力端子、８・・・各入力端子と出力端子を結ぶ配線。 以上 出願人 株式会社諏訪精工舎 代理人弁理士 最 上 務
配線方法を示したものである。 第３図、第４図、第５図、第６図は、本発明の実施例に
て、チップを選択する信号を加えるための、それぞれ違
う４つの方法を示したものである。 ２・・・アドレス信号入力端子、６・・・アドレス信号
出力端子、４・・・電源入力端子、５・・・電源出力端
子、６・・・記憶データ入力端子、７・・・記憶データ
出力端子、８・・・各入力端子と出力端子を結ぶ配線。 以上 出願人 株式会社諏訪精工舎 代理人弁理士 最 上 務
Claims (1)
- チップの外縁部に、複数の、接続用端子を備え、チップ
の中心部処集積された回路を備えた半導体装ｉ！［おい
て、一方の外縁部に入力用の端子を備え、反対側の外縁
部に出力相の端子を備え、該２つの端子の間を４電性の
配線材料にて結線し、同時に前記の中心部に集積された
回路とも結線されていることを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59096917A JPH0714002B2 (ja) | 1984-05-15 | 1984-05-15 | チップへの信号供給方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59096917A JPH0714002B2 (ja) | 1984-05-15 | 1984-05-15 | チップへの信号供給方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60240140A true JPS60240140A (ja) | 1985-11-29 |
| JPH0714002B2 JPH0714002B2 (ja) | 1995-02-15 |
Family
ID=14177705
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59096917A Expired - Lifetime JPH0714002B2 (ja) | 1984-05-15 | 1984-05-15 | チップへの信号供給方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0714002B2 (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5138427A (en) * | 1989-06-30 | 1992-08-11 | Kabushiki Kaisha Toshiba | Semiconductor device having a particular structure allowing for voltage stress test application |
| US5138419A (en) * | 1988-06-01 | 1992-08-11 | Fujitsu Limited | Wafer scale integration device with dummy chips and relay pads |
| EP0567209A3 (en) * | 1992-04-16 | 1993-12-29 | Sharp Kk | Liquid crystal panel module and tape carrier package for liquid crystal driver ic |
| US5347145A (en) * | 1990-12-27 | 1994-09-13 | Kabushiki Kaisha Toshiba | Pad arrangement for a semiconductor device |
| US5386127A (en) * | 1990-04-25 | 1995-01-31 | Kabushiki Kaisha Toshiba | Semiconductor device having groups of pads which receive the same signal |
| EP1044472A4 (en) * | 1997-11-14 | 2007-01-10 | Silicon Bandwidth Inc | MULTIPLE MODULE WITH CONNECTING SCHIP |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53140983A (en) * | 1977-05-16 | 1978-12-08 | Hitachi Ltd | Semiconductor integrated circuit |
| JPS5420680A (en) * | 1977-07-18 | 1979-02-16 | Hitachi Ltd | Large scale integrated circuit |
-
1984
- 1984-05-15 JP JP59096917A patent/JPH0714002B2/ja not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53140983A (en) * | 1977-05-16 | 1978-12-08 | Hitachi Ltd | Semiconductor integrated circuit |
| JPS5420680A (en) * | 1977-07-18 | 1979-02-16 | Hitachi Ltd | Large scale integrated circuit |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5138419A (en) * | 1988-06-01 | 1992-08-11 | Fujitsu Limited | Wafer scale integration device with dummy chips and relay pads |
| US5138427A (en) * | 1989-06-30 | 1992-08-11 | Kabushiki Kaisha Toshiba | Semiconductor device having a particular structure allowing for voltage stress test application |
| US5386127A (en) * | 1990-04-25 | 1995-01-31 | Kabushiki Kaisha Toshiba | Semiconductor device having groups of pads which receive the same signal |
| US5347145A (en) * | 1990-12-27 | 1994-09-13 | Kabushiki Kaisha Toshiba | Pad arrangement for a semiconductor device |
| EP0567209A3 (en) * | 1992-04-16 | 1993-12-29 | Sharp Kk | Liquid crystal panel module and tape carrier package for liquid crystal driver ic |
| EP1044472A4 (en) * | 1997-11-14 | 2007-01-10 | Silicon Bandwidth Inc | MULTIPLE MODULE WITH CONNECTING SCHIP |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0714002B2 (ja) | 1995-02-15 |
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