JPS60240217A - デルタ変調信号復号装置 - Google Patents
デルタ変調信号復号装置Info
- Publication number
- JPS60240217A JPS60240217A JP9693984A JP9693984A JPS60240217A JP S60240217 A JPS60240217 A JP S60240217A JP 9693984 A JP9693984 A JP 9693984A JP 9693984 A JP9693984 A JP 9693984A JP S60240217 A JPS60240217 A JP S60240217A
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- JP
- Japan
- Prior art keywords
- error
- step width
- signal
- circuit
- generated
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04B—TRANSMISSION
- H04B14/00—Transmission systems not characterised by the medium used for transmission
- H04B14/02—Transmission systems not characterised by the medium used for transmission characterised by the use of pulse modulation
- H04B14/06—Transmission systems not characterised by the medium used for transmission characterised by the use of pulse modulation using differential modulation, e.g. delta modulation
- H04B14/062—Transmission systems not characterised by the medium used for transmission characterised by the use of pulse modulation using differential modulation, e.g. delta modulation using delta modulation or one-bit differential modulation [1DPCM]
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Compression, Expansion, Code Conversion, And Decoders (AREA)
- Transmission Systems Not Characterized By The Medium Used For Transmission (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
１Ｌ１
本発明は適応型デルタ変調信号復号装置に関するもので
ある。
ある。
背景技術
従来のデルタ変復調装置の構成が第１図に示されており
、（ａ）は変調装置であり、１はアナログ信号、２はコ
ンパレータ、３はデルタ変調信号、４はステップ幅制御
回路、５はこの回路４の出力、６は乗算回路、７は積分
回路、８は積分出力であって局部復号信号である。
、（ａ）は変調装置であり、１はアナログ信号、２はコ
ンパレータ、３はデルタ変調信号、４はステップ幅制御
回路、５はこの回路４の出力、６は乗算回路、７は積分
回路、８は積分出力であって局部復号信号である。
（ｂ）は復号装置であり、９はデルタ変調信号、１０は
ステップ幅制御回路、１１はこの回路１０の出力、１２
は乗算回路、１３は積分回路、１４は復号信号である。
ステップ幅制御回路、１１はこの回路１０の出力、１２
は乗算回路、１３は積分回路、１４は復号信号である。
かかるデルタ変復調方式はステップ幅制御回路４．１０
の回路構成によって、ステップ幅を連続的に可変するＣ
ＶＳＤ方式と、離散値で可変する［）ＶＳＤ方式とに分
類されるが、一般的なＣｖＳＤ方式゛による復号装置の
回路例を第２図に示す。
の回路構成によって、ステップ幅を連続的に可変するＣ
ＶＳＤ方式と、離散値で可変する［）ＶＳＤ方式とに分
類されるが、一般的なＣｖＳＤ方式゛による復号装置の
回路例を第２図に示す。
図において、第１図と同等部分は同一符号により示して
おり、ステップ幅制御回路１０は、互いに縦続接続され
たＤ−ＦＦ （Ｄ型フリップフロップ）による３ビツト
シフトレジスタ１５と、このシフトレジスタ１５の各ビ
ット出力を３人力とするアンドゲート１６．１７と、こ
のゲート出力を２人力とするオアゲート１８と、このゲ
ート１８の出力を平滑化づ−る平滑回路１９と、この平
滑出力とバイアス電圧２１とを加算する加算回路２０と
を有している。この加算出力１１が乗篩回路１２の１人
力となっている。尚、２２はシフトレジスタ１５のため
のクロック入力である。
おり、ステップ幅制御回路１０は、互いに縦続接続され
たＤ−ＦＦ （Ｄ型フリップフロップ）による３ビツト
シフトレジスタ１５と、このシフトレジスタ１５の各ビ
ット出力を３人力とするアンドゲート１６．１７と、こ
のゲート出力を２人力とするオアゲート１８と、このゲ
ート１８の出力を平滑化づ−る平滑回路１９と、この平
滑出力とバイアス電圧２１とを加算する加算回路２０と
を有している。この加算出力１１が乗篩回路１２の１人
力となっている。尚、２２はシフトレジスタ１５のため
のクロック入力である。
かかる構成において、シフトレジスタ１５の３ビツトの
各Ｑ出力を入力とするアンドゲート１６により、デルタ
変調信号９の３つの連続する１１１″が、またシフトレ
ジスタ１５の３ビツトの各Φ出力を入力とするアンドゲ
ート１７により、変調信号９の３つの連続する’ ｏ
ｏ ｏ ”が夫々検出されてオアゲート１８へ供給され
る。変調信号９に同符号が連続することは、被変調信号
であるアナログ人力１の傾斜が大きいことを示しており
、よってステップ幅を拡大するする必要が生じる。
各Ｑ出力を入力とするアンドゲート１６により、デルタ
変調信号９の３つの連続する１１１″が、またシフトレ
ジスタ１５の３ビツトの各Φ出力を入力とするアンドゲ
ート１７により、変調信号９の３つの連続する’ ｏ
ｏ ｏ ”が夫々検出されてオアゲート１８へ供給され
る。変調信号９に同符号が連続することは、被変調信号
であるアナログ人力１の傾斜が大きいことを示しており
、よってステップ幅を拡大するする必要が生じる。
そこで、前）本のオアゲート１８の出力を平滑回路１９
によって平滑化してこの平滑信号と最小ステップ幅を決
定するバイアス信号２１とを加算回路２０にて加算し、
ステップ幅制御信号１１として出力してデルタ変調信号
９に応じて極性を乗算回路１２で切替えるようにしてい
る。この乗算信号が積分回路１３にて積分されて復号信
号１４として導出されるのである。
によって平滑化してこの平滑信号と最小ステップ幅を決
定するバイアス信号２１とを加算回路２０にて加算し、
ステップ幅制御信号１１として出力してデルタ変調信号
９に応じて極性を乗算回路１２で切替えるようにしてい
る。この乗算信号が積分回路１３にて積分されて復号信
号１４として導出されるのである。
しかし、この構成では、ステップ幅が比較的大きい時の
ランダムエラー及び数ビツト以上にわたるバーストエラ
ーが生じた時には、異常音が生じることになる。特に、
バーストエラーの場合はデルタ変調信号９が同一符号列
になることが多く、それに対応してステップ幅も大きく
なっていくので、より大きな異常音となるのである。こ
のデータエラーにより生じる異常音は耳されりに感じら
れ、再生オーディオ信号の特性を劣化させることになる
。
ランダムエラー及び数ビツト以上にわたるバーストエラ
ーが生じた時には、異常音が生じることになる。特に、
バーストエラーの場合はデルタ変調信号９が同一符号列
になることが多く、それに対応してステップ幅も大きく
なっていくので、より大きな異常音となるのである。こ
のデータエラーにより生じる異常音は耳されりに感じら
れ、再生オーディオ信号の特性を劣化させることになる
。
及」し久１Ｌ
本発明は従来のものの上記欠点を除去すべくなされたも
のであって、その目的とするところは、伝送エラーが生
じたときに積分回路の積分動作を停止させて復号信号の
保持をなすと共にステップ幅の保持をも行って異常音の
発生を防止したデルタ変調信号復号装置を提供すること
にある。
のであって、その目的とするところは、伝送エラーが生
じたときに積分回路の積分動作を停止させて復号信号の
保持をなすと共にステップ幅の保持をも行って異常音の
発生を防止したデルタ変調信号復号装置を提供すること
にある。
本発明によるデルタ変調信号復号装置は、デルタ変調信
号のエラー発生時にそのエラー発生の間エラー発生直前
のステップ幅を保持する手段と、エラー発生の間エラー
発生直前の積分回路の復号信号を実質的に保持する手段
とを付加したことを特徴とする。
号のエラー発生時にそのエラー発生の間エラー発生直前
のステップ幅を保持する手段と、エラー発生の間エラー
発生直前の積分回路の復号信号を実質的に保持する手段
とを付加したことを特徴とする。
実施例
以下に、図面を用いて本発明の詳細な説明する。
第３図は本発明の１実施例の回路図であり、第２図と同
等部分は同一符号により示している。図において、オア
ゲート１８と平滑回路１つとの間にスイッチ２４が、ま
た乗算回路１２と積分回路１３との間にスイッチ２５が
夫々設けられており、両スイッチ２４．２５はデータエ
ラー検出信号２３によりオンオフ制御される。このデー
タエラー検出信号は、特に図示しないが、適応型デルタ
変調器の出力データを送信する際に誤り検出符号を使用
して送出することによって受信側でこれを復号すること
によって容易に得られるものである。
等部分は同一符号により示している。図において、オア
ゲート１８と平滑回路１つとの間にスイッチ２４が、ま
た乗算回路１２と積分回路１３との間にスイッチ２５が
夫々設けられており、両スイッチ２４．２５はデータエ
ラー検出信号２３によりオンオフ制御される。このデー
タエラー検出信号は、特に図示しないが、適応型デルタ
変調器の出力データを送信する際に誤り検出符号を使用
して送出することによって受信側でこれを復号すること
によって容易に得られるものである。
他の構成は第２図の例と同一であってその説明は省略す
る。
る。
データエラーが発生しない場合は、スイッチ２４．２５
はオンとなっており、よって第２図の回路と同等に動作
する。データエラーが発生すると、スイッチ２４．２５
はオフとなり、よって積分回路１３はエラー発生直前の
復号信号レベルを保持する。従って、復調信号は、デー
タエラーが発生してもエラー発生直前の復号信号レベル
をエラー発生の聞出力し続けるので異常音の発生はない
。
はオンとなっており、よって第２図の回路と同等に動作
する。データエラーが発生すると、スイッチ２４．２５
はオフとなり、よって積分回路１３はエラー発生直前の
復号信号レベルを保持する。従って、復調信号は、デー
タエラーが発生してもエラー発生直前の復号信号レベル
をエラー発生の聞出力し続けるので異常音の発生はない
。
更に、ステップ幅制御回路の出力１１はエラー発生の直
前の状態に保持されるので、エラーにより同符号°が連
続してもステップ幅が異常に大となることはない。よっ
て、エラーが復帰しても正常なステップ幅に比較的近い
ステップ幅で復調を再開することが可能となる。
前の状態に保持されるので、エラーにより同符号°が連
続してもステップ幅が異常に大となることはない。よっ
て、エラーが復帰しても正常なステップ幅に比較的近い
ステップ幅で復調を再開することが可能となる。
第４図は第３図の回路の効果を説明する図であリ、（ａ
）はデータエラーがない場合の復号信号の波形、（ｂ）
は従来の回路方式において矢印にて示す箇所にエラーが
発生した場合の復号信号の波形、（Ｃ）は本発明の回路
において矢印の箇所にてエラーが発生した場合の復号信
号の波形である。このように、本発明１の方式によれば
、エラーのない場合の復号信号の波形に近いものとなる
のである。
）はデータエラーがない場合の復号信号の波形、（ｂ）
は従来の回路方式において矢印にて示す箇所にエラーが
発生した場合の復号信号の波形、（Ｃ）は本発明の回路
において矢印の箇所にてエラーが発生した場合の復号信
号の波形である。このように、本発明１の方式によれば
、エラーのない場合の復号信号の波形に近いものとなる
のである。
上記例では、データエラーの期間に復号信号を保持すべ
く積分を停止するようにしたが、エラー期間は最小ステ
ップ幅で積分を続けても良く、またエラー期間に最小ス
テップ幅の交番符号を入力データとして積分を続けても
同等な効果が得られる。かかる実施例の回路を第４．５
図に示す。
く積分を停止するようにしたが、エラー期間は最小ステ
ップ幅で積分を続けても良く、またエラー期間に最小ス
テップ幅の交番符号を入力データとして積分を続けても
同等な効果が得られる。かかる実施例の回路を第４．５
図に示す。
第４図は最小ステップ幅で積分動作を続ける場合の例で
あり、第３図と同等部分は同一符号により示している。
あり、第３図と同等部分は同一符号により示している。
従って、第３図のスイッチ２５を平滑回路１９と加算回
路２０との間に挿入している。こうすることによって、
エラー発生の間は、スイッチ２４．２５がオフとなって
エラー発生直前のステップ幅が保持されると共に最小ス
テップ幅２１の積分が続けられて、実質的にエラー発生
の間は略エラー発生直前の復号信号レベルが保持される
のである。
路２０との間に挿入している。こうすることによって、
エラー発生の間は、スイッチ２４．２５がオフとなって
エラー発生直前のステップ幅が保持されると共に最小ス
テップ幅２１の積分が続けられて、実質的にエラー発生
の間は略エラー発生直前の復号信号レベルが保持される
のである。
第５図は交番符号をデータ入力として積分回路１３へ供
給するものであり、よって、第５図の回路における入力
信号端子９と乗算回路１２との間にスイッチ２６を挿入
し、このスイッチ２６によりデータ人力９と交番符号発
生回路２７の出力とを選択可能な構成としている。交番
符号は５、“１０１０’１０・・・・・・″なる反復パ
ターン信号であり、これを乗算回路１２と積分回１１３
とを介すことによって１ビット周期を有する３角波信号
となり、この信号の周波数はオーディオ周波数帯域より
も十分高くなっているので、出力低域フィルタにより除
去されるものである。伯の構成は第４図の例と同等であ
る。
給するものであり、よって、第５図の回路における入力
信号端子９と乗算回路１２との間にスイッチ２６を挿入
し、このスイッチ２６によりデータ人力９と交番符号発
生回路２７の出力とを選択可能な構成としている。交番
符号は５、“１０１０’１０・・・・・・″なる反復パ
ターン信号であり、これを乗算回路１２と積分回１１３
とを介すことによって１ビット周期を有する３角波信号
となり、この信号の周波数はオーディオ周波数帯域より
も十分高くなっているので、出力低域フィルタにより除
去されるものである。伯の構成は第４図の例と同等であ
る。
上記の各実施例では、データエラーの発生に応答してエ
ラー発生直前の復号信号レベルを実質的に略保持すると
共にステップ幅をも保持しているが、長いバーストエラ
ーが比較的多く発生する信号伝送系では、エラー発生期
間中での正常のステップ幅の変化が大きいことが予想さ
れるので、上記実施例の如くエラー復帰後にエラー発生
直前のステップ幅から積分を始めても正常のステップ幅
とは大きく異なる場合もある。そこで、かかる場合は、
エラー発生期間は平滑回路１９の出力がある時定数をも
って減衰するような構成としておけば、エラー復帰後の
オーディオ信号に不自然さが少なくなる。この場合の時
定数は、ランダムエラーあるいは数ビツト以下のエラー
に対してほぼステップ幅を保持するように、また長いバ
ーストエラーに対してはステップ幅を最小に近づけるよ
うに決定されるが、伝送する信号の種類や伝送エラーの
発生条件等により相違するので、システム毎に決定され
る。
ラー発生直前の復号信号レベルを実質的に略保持すると
共にステップ幅をも保持しているが、長いバーストエラ
ーが比較的多く発生する信号伝送系では、エラー発生期
間中での正常のステップ幅の変化が大きいことが予想さ
れるので、上記実施例の如くエラー復帰後にエラー発生
直前のステップ幅から積分を始めても正常のステップ幅
とは大きく異なる場合もある。そこで、かかる場合は、
エラー発生期間は平滑回路１９の出力がある時定数をも
って減衰するような構成としておけば、エラー復帰後の
オーディオ信号に不自然さが少なくなる。この場合の時
定数は、ランダムエラーあるいは数ビツト以下のエラー
に対してほぼステップ幅を保持するように、また長いバ
ーストエラーに対してはステップ幅を最小に近づけるよ
うに決定されるが、伝送する信号の種類や伝送エラーの
発生条件等により相違するので、システム毎に決定され
る。
以上はＣＶＳＤ方式につき述べたが、ＤＶＳＤ方式等の
他の方式にも適用可能であることは勿論である。
他の方式にも適用可能であることは勿論である。
効 果
本発明によれば、データエラーが発生した場合に、ステ
ップ幅と復号信号レベルをエラー発生直前のものに略保
持するようにしたので、異常音の発生が抑圧可能となる
効果がある。
ップ幅と復号信号レベルをエラー発生直前のものに略保
持するようにしたので、異常音の発生が抑圧可能となる
効果がある。
第１図はデルタ変復調装置のブロック図、第２図は従来
のデルタ復調装置の具体例の回路図、第３図は本発明の
実施例の回路図、第４図は第３図の回路の効果を説明す
る波形図、第５図及び第６図は本発明の他の実施例の各
回路図である。 主要部分の符号の説明 １０・・・・・・ステップ幅制御回路 １２・・・・・・乗算回路 １３・・・・・・積分回路 １９・・・・・・平滑回路 ２０・・−・・・加算回路 ２４．２５．２６・・・・・・スイッチ出願人 パイオ
ニア株式会社 代理人 弁理士 藤村元彦
のデルタ復調装置の具体例の回路図、第３図は本発明の
実施例の回路図、第４図は第３図の回路の効果を説明す
る波形図、第５図及び第６図は本発明の他の実施例の各
回路図である。 主要部分の符号の説明 １０・・・・・・ステップ幅制御回路 １２・・・・・・乗算回路 １３・・・・・・積分回路 １９・・・・・・平滑回路 ２０・・−・・・加算回路 ２４．２５．２６・・・・・・スイッチ出願人 パイオ
ニア株式会社 代理人 弁理士 藤村元彦
Claims (1)
- デルタ変調信号列の状態に応じた大きさのステップ幅を
有する信号を出力するステップ幅制御回路と、前記デル
タ変調信号に応じて前記ステップ幅制御回路の出力極性
を制御する極性制御回路と、この極性制御回路の出力を
積分して復号信号として導出する積分回路とを有するデ
ルタ変調信号復号装置でって、前記デルタ変調信号のエ
ラー発生時にそのエラー発生の間エラー発生直前の前記
ステップ幅を保持する手段と、エラー発生の間エラー発
生直前の前記積分回路の復号信号を実質的に保持する手
段とを有することを特徴とする装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9693984A JPS60240217A (ja) | 1984-05-15 | 1984-05-15 | デルタ変調信号復号装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9693984A JPS60240217A (ja) | 1984-05-15 | 1984-05-15 | デルタ変調信号復号装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60240217A true JPS60240217A (ja) | 1985-11-29 |
Family
ID=14178294
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9693984A Pending JPS60240217A (ja) | 1984-05-15 | 1984-05-15 | デルタ変調信号復号装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60240217A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62291235A (ja) * | 1986-06-10 | 1987-12-18 | Nec Corp | 音声／デ−タ総合ロ−カルエリアネツトワ−ク |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5375911A (en) * | 1976-12-16 | 1978-07-05 | Nippon Columbia | Pcm recorder reproducer |
| JPS54114963A (en) * | 1978-02-27 | 1979-09-07 | Nec Corp | Adaptive quantized circuit |
-
1984
- 1984-05-15 JP JP9693984A patent/JPS60240217A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5375911A (en) * | 1976-12-16 | 1978-07-05 | Nippon Columbia | Pcm recorder reproducer |
| JPS54114963A (en) * | 1978-02-27 | 1979-09-07 | Nec Corp | Adaptive quantized circuit |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62291235A (ja) * | 1986-06-10 | 1987-12-18 | Nec Corp | 音声／デ−タ総合ロ−カルエリアネツトワ−ク |
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